基于65nm工艺的FPGA内嵌3MHz-450MHz可配置电荷泵锁相环设计研究

发布时间：2022-05-03 03:45

　　随着FPGA器件的发展,其应用场合越加繁多,功能愈发复杂。如今的FPGA中大多嵌入了多种IP核,需要由不同频率的时钟信号驱动。同时,FPGA的设计工艺向深亚微米级或纳米级进军,集成度很高,时钟分支数目繁多,这意味着芯片上的时钟分布质量愈加重要,时钟的偏斜、延时和抖动等不良因素对芯片性能的影响越来越大。因此,在FPGA芯片中嵌入专门的时钟管理模块是十分必要的。基于此类需求,本论文设计了一种适用于FPGA的嵌入式可配置电荷泵锁相环,作为FPGA的时钟抖动滤波器和频率合成器。本论文分析了锁相环电路的特点、设计挑战和现实需求,说明了电荷泵锁相环的基本结构和工作原理,对电荷泵锁相环进行了s域建模和噪声分析,并介绍了电荷泵锁相环各基本模块的具体功能、典型结构、设计要点和重要指标。基于以上理论研究,本论文设计并实现了FPGA内嵌电荷泵锁相环,其核心电路包括鉴频鉴相器、分频器、锁定检测电路等数字电路模块以及电荷泵、环路滤波器、压控振荡器等模拟电路模块。其中鉴频鉴相器、分频器、锁定检测电路、电荷泵、环路滤波器等模块均具有可配置能力,能够根据锁相环的工作条件和FPGA内嵌的各IP核对时钟信号的需求灵活配置... 

【文章页数】：116 页

【学位级别】：硕士

【文章目录】：
摘要
Abstract
1 绪论
    1.1 课题来源与研究背景
        1.1.1 课题来源
        1.1.2 研究背景
        1.1.3 选题意义与设计目标
    1.2 国内外研究状况
        1.2.1 FPGA概述及国内外研究现状
        1.2.2 锁相环概述及国内外研究现状
    1.3 研究内容与创新点
    1.4 论文安排
2 电荷泵锁相环的工作原理和建模分析
    2.1 电荷泵锁相环的基本结构
    2.2 电荷泵锁相环的s域建模分析
    2.3 电荷泵锁相环的噪声分析
        2.3.1 相位噪声
        2.3.2 时域抖动
        2.3.3 振荡器的相位噪声模型
        2.3.4 电荷泵锁相环中噪声的传输特性
    2.4 本章小结
3 电荷泵锁相环的基本模块
    3.1 鉴相器
        3.1.1 乘法器型鉴相器
        3.1.2 异或门型鉴相器
        3.1.3 JK触发器型鉴相器
        3.1.4 鉴频鉴相器(PFD)
    3.2 电荷泵(CP)
    3.3 环路滤波器(LF)
    3.4 压控振荡器(VCO)
    3.5 分频器
    3.6 本章小结
4 电荷泵锁相环数字电路模块设计
    4.1 可配置鉴频鉴相器设计
    4.2 可配置数字分频器设计
    4.3 可配置锁定检测电路设计
    4.4 动态重配置功能设计
    4.5 本章小结
5 电荷泵锁相环模拟电路模块设计
    5.1 可配置电荷泵设计
    5.2 压控振荡器设计
    5.3 可配置环路滤波器设计
    5.4 低压差线性稳压器(LDO)设计
    5.5 本章小结
6 版图实现和仿真分析
    6.1 电荷泵锁相环版图设计
    6.2 电荷泵锁相环各子模块的仿真分析
        6.2.1 鉴频鉴相器的仿真
        6.2.2 电荷泵的仿真
        6.2.3 压控振荡器的仿真
        6.2.4 分频器的仿真
        6.2.5 LDO的仿真
        6.2.6 锁定检测电路的仿真
    6.3 锁相环整体后仿真
    6.4 本章小结
7 板级测试
    7.1 测试环境
    7.2 测试结果
        7.2.1 多路时钟输出算例的测试结果
        7.2.2 低频算例的测试结果
        7.2.3 高频算例的测试结果
        7.2.4 最大时钟抖动的测试结果
        7.2.5 测试结果与预设指标的对比
    7.3 本章小结
结论
参考文献
攻读硕士学位期间发表学术论文情况
致谢



本文编号：3650563