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射频拉远数字信号处理板设计与研究

发布时间:2017-05-17 10:06

  本文关键词:射频拉远数字信号处理板设计与研究,,由笔耕文化传播整理发布。


【摘要】:无线移动通信从2G到3G的演进过程中,部署传统宏基站面临诸多问题。从网络规划方面来说,宏基站需要选择新的站点以及基站设备安装空间,这是比较困难的。从技术上来说传统宏基站中基带到天面的馈线增多,施工布线难度增大,同时馈线上的损耗会造成采用智能天线的TD-SCDMA系统的性能下降。从业务上来说3G的大部分业务为数据业务,而数据业务大部分集中于室内,传统宏基站难以灵活地实现室内热点地区的良好覆盖。从通信技术的演进来说,如今4G已经商用,5G开始研发,通信技术更新换代加快,需要基站能够实现平滑演进,更好的保护运营商投资。为此,分布式基站作为3G的产物应运而生,同时也成为未来基站的主流。分布式基站的中心理念是把传统宏基站中的基带和射频分离,二者通过光纤相连,形成基带处理单元(BBU)和射频拉远单元(RRU)。RRU主要包括光纤模块、数字中频模块、ADC及DAC模块、射频收发模块。本文主要设计和研究RRU中的数字信号处理板,按照RRU的一般功能和组成结构,根据项目实际需求设计RRU数字信号处理板的整体方案,并最终实现RRU功能。本文的重点内容之一是RRU数字信号处理板中的ADC和DAC子系统。本文设计的ADC和DAC子系统,在和FPGA进行数据传输时采用新型的JESD204B接口。JESD204B是为了适应ADC、DAC越来越高的采样速率和分辨率对传输带宽的需求而制定的专门用于转换器和逻辑器件之间的接口,未来RRU所使用的ADC、DAC中将会广泛采用。本文详细研究了此接口的协议规范,分析了其关键点,并在设计的RRU数字信号处理板上实现。本文的重点内容之二是RRU数字信号处理板和BBU之间的光纤接口。本设计中RRU数字信号处理板和BBU之间采用Aurora协议进行数据的传输。本文首先分析和研究Aurora协议,然后根据项目需要实现了基于Aurora协议的光纤接口,最后结合ADC、DAC子系统完成了整个RRU数字信号处理板的功能测试。
【关键词】:射频拉远单元 JESD204B GTX Aurora
【学位授予单位】:电子科技大学
【学位级别】:硕士
【学位授予年份】:2015
【分类号】:TN929.5
【目录】:
  • 摘要5-6
  • ABSTRACT6-12
  • 缩略词表12-14
  • 第一章 绪论14-18
  • 1.1 射频拉远研究背景14-15
  • 1.2 本文研究内容15-17
  • 1.3 本文的结构安排17-18
  • 第二章 JESD204B接.技术研究18-39
  • 2.1 JESD204B简介18-19
  • 2.2 JESD204B应用层19-22
  • 2.3 JESD204B传输层22-25
  • 2.4 JESD204B数据链路层25-32
  • 2.4.1 链路建立28-31
  • 2.4.2 链路监控和维护31-32
  • 2.5 JESD204B物理层32-33
  • 2.6 确定性延迟33-37
  • 2.6.1 延迟不确定性产生原因33-35
  • 2.6.2 确定性延迟的实现35-37
  • 2.7 多器件同步采样37-38
  • 2.8 小结38-39
  • 第三章 RRU数字信号处理板总体设计39-58
  • 3.1 设计需求分析39-41
  • 3.1.1 RRU数字信号处理板功能模块划分39
  • 3.1.2 多器件同步采样和传输的考虑39-41
  • 3.2 各功能模块详细设计41-56
  • 3.2.1 FPGA选型41-42
  • 3.2.2 高速时钟芯片AD9516-342-44
  • 3.2.3 射频板接44-45
  • 3.2.4 光纤接45-46
  • 3.2.5 ADC子系统46-50
  • 3.2.6 DAC子系统50-53
  • 3.2.7 系统控制53
  • 3.2.8 电源分布53-56
  • 3.3 RRU数字信号处理板设计方案56
  • 3.4 小结56-58
  • 第四章 JESD204B接.实现58-82
  • 4.1 ADC/DAC子系统时钟产生58-60
  • 4.2 ADC子系统中JESD204B接.实现60-72
  • 4.2.1 JESD204B接.参数计算60-61
  • 4.2.2 JESD204B接.内的时钟61-64
  • 4.2.3 FPGA中JESD204B接收块设计64-69
  • 4.2.4 JESD204B链路测试69-72
  • 4.3 DAC子系统中JESD204B接.实现72-81
  • 4.3.1 JESD204B接.参数计算72-73
  • 4.3.2 JESD204B接.内的时钟73-74
  • 4.3.3 FPGA中JESD204B发送块设计74-78
  • 4.3.4 JESD204B链路测试78-81
  • 4.4 小结81-82
  • 第五章 Aurora接.实现82-94
  • 5.1 Aurora接.协议分析82-87
  • 5.1.1 数据发送和接收83-84
  • 5.1.2 流量控制84-86
  • 5.1.3 初始化和错误处理86-87
  • 5.2 FPGA中Aurora接.逻辑设计87-90
  • 5.3 Aurora接.与ADC子系统联合测试90-92
  • 5.4 Aurora接.与DAC子系统联合测试92-93
  • 5.5 小结93-94
  • 第六章 总结94-96
  • 6.1 本文主要工作94
  • 6.2 下一步工作94-96
  • 致谢96-97
  • 参考文献97-99
  • 攻读硕士学位期间取得的成果99-100
  • 附件100-102

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