冷镱原子光钟控制系统优化和伺服误差初步评估
发布时间：2020-05-13 14:57
【摘要】：在国际单位制七个基本物理量中,对时间的测量精度是最高的,准确的时间频率标准可用于进行一系列基础物理研究如测量精细结构常数变化率、寻找暗物质、验证相对论等,同时还在测地学、卫星导航定位等领域有着重要作用。目前“秒”由铯原子微波频标定义,而原子光频标即“光钟”在不确定度以及稳定性指标上已经超越了微波频标,并且还在快速的发展中,镱原子光钟是诸多备选原子光钟中十分有潜力的一种。华东师范大学精密光谱科学与技术国家重点实验室已经成功研制两套可以正常运行的镱原子光钟。光钟是一个复杂的精密测量系统,各个环节的误差都会对最终的性能产生影响,其控制系统主要包括激光器控制,伺服反馈控制,本文逐一对其进行了优化。首先,开发了基于FPGA(现场可编程逻辑门阵列)的数字式高速PID(比例-积分-微分)控制器,伺服带宽1 MHz,应用于激光器锁频的快速响应控制,将759 nm晶格光、649 nm和770nm抽运光锁定在一个F-P腔上,并且可以利用光梳监测F-P腔的频率漂移,实现漂移的主动补偿,进一步降低光频移评估的不确定度。然后对光钟闭环锁定的伺服控制系统进行分析,闭环锁定过程通过多次跳频探测获得钟光相对镱原子钟跃迁谱线的频率误差信号,经过一个预判算法后,控制声光调制器,对钟光的频率漂移和抖动进行反馈补偿,利用MATLAB建模仿真后发现,常规的PID算法由于反馈参数固定,而在长期锁定过程中钟光的噪声特性以及漂移速率都有可能改变,无法很好抑制残余误差,导致长时间闭环的不稳定度受限,且伺服误差增大,所以开发了一套基于神经网络自适应PID和前馈的复合控制算法,实时对钟光漂移速率进行跟踪补偿,并利用机器学习原理自动对PID参数进行在线整定,很好的兼顾了光钟闭环锁定的长稳和短稳,并且成功将这一套优化算法应用于双峰锁定以及两套光钟比对实验中,实现了同步比对5000s平均时间的不稳定度为5.0?10~(-17)。然后对改进后的系统伺服误差进行了初步评估,修正值和统计不确定度是通过实验数据得出,伺服误差的修正值为3.01?10~(-19),统计不确定度为1.02?10~(-17)。通过之前的建模仿真过程,可以得出反馈系统在不同的钟光漂移速率下的残余误差,而钟光的漂移速率不确定度通过多次闭环锁定实验可以得出,伺服误差的系统不确定度由以上两者决定,结果为7.68?10~(-20)。
【图文】：
当输入线性增加的时候，输出也线性增加，斜率主率为 1.13，略大于 1，说明 G 不是刚好等于 1。但是其非线性误D 模块和 DA 模块都是 8 位的精度，所以量化误差为满量程的 0.出的时候，在满足输出捕获范围的情况下，可以通过减小 DA 增应1:1 转换的程序，，FPGA 的时钟为 50MHz，通过编程将其时钟总线约，同时作为 DA 的时钟。AD 模块的芯片除了考虑驱动时钟的问题，还要考虑转换速度，所钟分频后作为 AD 的时钟，逐渐减小分频的倍数。个 8 位的计数器，每一个系统时钟周期计数器自加 1，将计数器较器，当计数归 0 的时候（11111111+00000001=00000000）AD到的 AD 时钟为 256 分频，即 195.3kHz。在这样的设置下，输入出波形如图 2.7。
图 2.8 高速时钟 AD 采样波形。器观察输出的波形，在 1MHz 以下时，输出信号的噪声较小，高于变大。输入和输出有一个相位的偏移，这也是测试的一个环节，由于 F一个硬件结构，在实现数字化 PID 的时候，中间还需要使用 4 个以及 8 个加法器，为了模拟该情况，对输入采集到的信号进行了 8 位寄存器。可以模拟实际 PID 模块运行的速度，从产生的波形移位操作只会使用 1us 的时间。果 的开发程序和硬件测试顺利通过，AD-DA 综合的非线性误差小于，AD 的动态响应受限于 FPGA 的系统时钟（50MHz），DA 的动态2 个时钟周期），FPGA 的数据处理延迟在 1us 左右，推算出该基制器伺服带宽为 1MHz。
【学位授予单位】：华东师范大学
【学位级别】：硕士
【学位授予年份】：2018
【分类号】：O562
【图文】：
当输入线性增加的时候，输出也线性增加，斜率主率为 1.13，略大于 1，说明 G 不是刚好等于 1。但是其非线性误D 模块和 DA 模块都是 8 位的精度，所以量化误差为满量程的 0.出的时候，在满足输出捕获范围的情况下，可以通过减小 DA 增应1:1 转换的程序，，FPGA 的时钟为 50MHz，通过编程将其时钟总线约，同时作为 DA 的时钟。AD 模块的芯片除了考虑驱动时钟的问题，还要考虑转换速度，所钟分频后作为 AD 的时钟，逐渐减小分频的倍数。个 8 位的计数器，每一个系统时钟周期计数器自加 1，将计数器较器，当计数归 0 的时候（11111111+00000001=00000000）AD到的 AD 时钟为 256 分频，即 195.3kHz。在这样的设置下，输入出波形如图 2.7。
图 2.8 高速时钟 AD 采样波形。器观察输出的波形，在 1MHz 以下时，输出信号的噪声较小，高于变大。输入和输出有一个相位的偏移，这也是测试的一个环节，由于 F一个硬件结构，在实现数字化 PID 的时候，中间还需要使用 4 个以及 8 个加法器，为了模拟该情况，对输入采集到的信号进行了 8 位寄存器。可以模拟实际 PID 模块运行的速度，从产生的波形移位操作只会使用 1us 的时间。果 的开发程序和硬件测试顺利通过，AD-DA 综合的非线性误差小于，AD 的动态响应受限于 FPGA 的系统时钟（50MHz），DA 的动态2 个时钟周期），FPGA 的数据处理延迟在 1us 左右，推算出该基制器伺服带宽为 1MHz。
【学位授予单位】：华东师范大学
【学位级别】：硕士
【学位授予年份】：2018
【分类号】：O562
【相似文献】
相关期刊论文 前10条
1 胡悦;;金融市场中的神经网络拐点预测法[J];金融经济;2017年18期
2 迟惠生;陈珂;;1995年世界神经网络大会述评[J];国际学术动态;1996年01期
3 吴立可;;脉冲神经网络和行为识别[J];通讯世界;2018年12期
4 王丽华;杨秀萍;王皓;高峥翔;;智能双轮平衡车的设计研究[J];数字技术与应用;2018年04期
5 张庭略;;基于硬件的神经网络加速[J];通讯世界;2018年08期
6 苏秀婷;;耦合神经网络的同步[J];绍兴文理学院学报(自然科学);2016年03期
7 朱n
本文编号：2662127
本文链接：https://www.wllwen.com/kejilunwen/wulilw/2662127.html
