一种新的基于FPGA的HEVC帧内预测硬件结构

发布时间：2023-11-09 20:20

　　在保证视频编码性能的前提下,为降低硬件实现复杂度、减少硬件资源、提高硬件的处理速度,提出一种新的基于现场可编程门阵列(FPGA)的高效视频编码标准(HEVC)帧内预测硬件结构.设计的硬件结构可以支持64×64到4×4的块大小以及所有的模式预测,而且经过实验,实现一个完整的64×64大小的编码树单元(CTU)的编码过程需要3.3×10⁴左右的周期数,主频能够达到160 MHz.

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【文章目录】：
0 引言
1 本算法设计策略
    1.1 下采样算法设计
    1.2 帧内预测模式选择算法
2 硬件电路的优化设计
    2.1 帧内预测电路的优化设计
    2.2 改进的PU处理并行结构电路
3 实验结果
4 结语



本文编号：3861954