脑电生物反馈机系统的设计与算法研究

发布时间：2017-04-15 11:03

  本文关键词：脑电生物反馈机系统的设计与算法研究，，由笔耕文化传播整理发布。

【摘要】：脑电生物反馈机是一种通过采集患者脑部电信号,分析其与疾病活动性及发病类型的关系,诊断大脑内部神经细胞群的生理活动状况的医疗仪器。该医疗仪器已在临床医学中被作为对患者的进一步治疗提供可靠依据的工具,特别是对临床脑部疾病的诊断,对于患者的康复具有重要意义。然而,目前国内设计的脑电生物反馈机大部分基于FPGA+MCU的硬件方案,并将数据传至上位机后再通过算法提取诱发脑电,然而这种方案设计的系统依然存在如下缺陷：在硬件上,系统抗干扰能力不强、同步性较弱和数据传输量大的；在算法上,依然采用传统的叠加平均算法进行信号提取,需要对测试者进行多次刺激获取信号,可能影响到患者神经系统,导致采集信号不准确。针对上述问题,本文提出基于FPGA+ARM+DSP的硬件方案,使系统兼备较强的控制能力和复杂数据处理能力,改善放大器电路部分,提高了抗干扰能力；在DSP中实现提取信号的算法,减轻了与系统通讯负担,以此降低信号失真和提高系统同步性。针对上述提出的设计方案,本文主要工作和创新点如下：在硬件设计方面,论文中分析了系统的核心电路模块的设计；论述了设计电路以实现将算法移植到下位机中的方法；研究了在多芯片的硬件设计方案中,实现各模块之间数据高速传输的过程；研究了如何采用扩展SRAM的方法解决算法移植到DSP平台后需要进行大量数据存储的问题；采用多芯片的方案,虽然增加了电路设计的难度,却减轻了与上位机的通讯负担,系统的性能及同步性得到了改善。在算法设计方面,本文介绍了通过叠加平均算法对ERP进行提取的方法,首先通过IIR滤波器改进了传统叠加平均算法;然后再采用自适应干扰相消原理进一步改进,改进后的算法减少了信号的叠加次数。在算法章节中,通过MATLAB对算法改进前后进行了仿真和分析,验证了改进后的叠加算法对ERP的提取效果的优势。在程序设计方面,主要介绍了信号采集模块的实现、在多个芯片之间的总线互连通讯接口模块的设计。研究如何通过FPGA的内部FIFO缓冲模块实现DSP、FPGA和ARM之间的数据高速传输；并通过流程图将各模块实现过程进行描述和分析。
【关键词】：生物反馈 数字信号控制器 嵌入式系统 叠加算法
【学位授予单位】：广东工业大学
【学位级别】：硕士
【学位授予年份】：2016
【分类号】：R741.044;TN911.7
【目录】：

• 摘要4-5
• ABSTRACT5-13
• 第一章 绪论13-18
• 1.1 研究背景及意义13-14
• 1.2 国内外研究现状14-15
• 1.3 本文的研究内容及论文结构安排15-18
• 第二章 脑电信号的理论及系统方案的整体设计18-31
• 2.1 脑电信号基本知识18-23
• 2.1.1 自发脑电信号的分类19-20
• 2.1.2 脑电信号的特点20
• 2.1.3 诱发脑电信号的分类20-21
• 2.1.4 诱发脑电信号的特点21-23
• 2.2 脑电信号的采集23-26
• 2.2.1 脑电采集的方法23-24
• 2.2.2 脑电采集的条件24
• 2.2.3 脑电图检查的作用及意义24-26
• 2.3 生物反馈机系统方案26-30
• 2.3.1 生物反馈机控制系统的功能需求26-28
• 2.3.2 生物反馈机控制系统的总体设计方案28-30
• 2.4 本章小结30-31
• 第三章 生物反馈机系统的核心电路设计31-49
• 3.1 多通道信号放大器调理模块电路设计31-36
• 3.1.1 多通道信号放大电路原理框图31-32
• 3.1.2 前置放大器电路设计32-34
• 3.1.3 第二级和三级放大电路设计34
• 3.1.4 高通滤波器电路设计34-36
• 3.2 FPGA多通道采集模块电路设计36-41
• 3.2.1 多通道同步采集芯片FPGA的选型36-37
• 3.2.2 多通道同步采集芯片FPGA及其外围电路设计37-39
• 3.2.3 FPGA核心电压供电电路设计39-40
• 3.2.4 采集通道选择的电路设计40-41
• 3.3 DSP信号处理模块电路设计41-44
• 3.3.1 DSP芯片选型41-42
• 3.3.2 DSP的外围电路设计42-43
• 3.3.3 DSP与FPGA的数据并行传输43-44
• 3.4 ARM主控制器及外围设备模块电路设计44-46
• 3.4.1 主控制器选型44-45
• 3.4.2 主控制器ARM与FPGA的数据并行传输45-46
• 3.5 A/D转换电路设计46-48
• 3.6 本章小结48-49
• 第四章 生物反馈机系统模块的实现49-57
• 4.1 A/D模数转换控制器实现49-50
• 4.2 FPGA数据缓冲原理50-52
• 4.3 FPGA的总线互连通信模块52-56
• 4.3.1 FPGA异步双端口FIFO的实现52-54
• 4.3.2 FPGA与DSP的数据接口实现54-55
• 4.3.3 DSP与ARM的数据接口实现55-56
• 4.4 本章小结56-57
• 第五章 诱发脑电信号提取算法研究57-64
• 5.1 脑诱发电位特征的提取57
• 5.2 传统叠加平均算法57-59
• 5.3 基于IIR滤波对叠加平均算法的改进59-61
• 5.4 基于IIR滤波的自适应干扰相消算法61-63
• 5.5 本章小结63-64
• 第六章 系统实验仿真及其分析64-68
• 6.1 硬件实物图64-65
• 6.2 A/D模块的仿真测试65-66
• 6.3 系统测试与分析66-67
• 6.4 本章小结67-68
• 总结与展望68-69
• 参考文献69-73
• 攻读学位期间发表的论文73-75
• 致谢75

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