CMOS像素探测器的高速低功耗数据传输电路研究

发布时间：2018-04-09 13:49

本文选题：单片集成CMOS像素探测器　切入点：数据传输速率　出处：《大连理工大学》2017年博士论文

【摘要】：粒子探测器的发展进入了 CMOS像素探测器(CMOS Pixel Sensor,CPS)时代,探测精度是CPS的重要指标。探测精度分为空间精度(分辨率)和时间精度,空间精度主要受限于CMOS工艺的特征尺寸,而时间精度则更依赖于电路设计,与时钟频率和数据传输速率密切相关。本文以大连理工大学与法国斯特拉斯堡大学合作研究的粒子探测器项目为基础,以CPS芯片中的数据传输电路为研究对象,基于0.18 μm CMOS工艺,在维持CPS原有优势(高空间分辨率、低功耗等)的基础上,研究提高其数据传输速率的方法,主要工作如下:1)根据欧洲大型离子对撞机实验(A Large Ion Collider Experiment,ALICE)升级项目(2018年-2019年)规划中,对顶点探测器的数据传输速率将达1Gb/s且功耗预算少的要求,设计了一款低压差分信号(Low-Voltage Differential Signaling,LVDS)电路。该电路采用了电流比较器构成的箝位电路,增加了省电(power off)模式,实现了低功耗下的高速信号传输。在此基础上,将LVDS电路集成到了 CPS芯片的输入/输出单元,减小了粒子探测器的死区面积。流片后的测试结果表明:该电路可实现传输1.2 Gb/s的时钟信号且总功耗低于19.6 mW的指标,被ALICE升级项目采纳作CPS的数据传输电路。2)在ALICE升级项目规划中,顶点探测器的信号传输距离约为30-cm印制电路板连接线与4-5 m电缆线之和。针对此近距离传输特点,提出了采用低功耗的低摆幅差分信号(Reduced Swing Differential Signaling,RSDS)电路进行数据传输。在RSDS接收器设计中,通过降低共模输入范围、改进迟滞产生电路等方法,在保持高传输速率的同时,降低了功耗。芯片测试结果表明:在传输2 Gb/s的时钟信号时,电路总功耗仅为19.1 mW。当传输速率为1 Gb/s时,该RSDS电路的功耗比LVDS电路的功耗又降低了 17%。3)根据德国压缩重子物质(Compressed Baryonic Matter,CBM)实验项目规划,进一步提高顶点探测器的传输速率是首要目标,允许功耗预算适当放松。为此,采用源端并联阻抗匹配技术,以适当增加功耗为代价,设计了更高传输速率的LVDS发送器。对于时钟信号传输,它的最高速率可达2.5 Gb/s,与LVDS/RSDS接收器的功耗之和仅为27.2 mW。4)针对CPS芯片时钟与数据以及多芯片时钟同步化的问题,结合各顶点探测器的工作速率需求,设计了 16倍频的宽调节范围锁相环(Phase-Locked Loop,PLL)电路。在整个输出频率范围内保持低抖动是该PLL电路设计的难点。设计中,采用了自适应带宽环路结构并选择了恰当的带宽,降低了压控振荡器(Voltage-Controlled Oscillator,VCO)在整个输出频率范围内对PLL输出信号抖动的影响;同时采用了自偏置结构,降低了电源和地噪声的影响;改进了电荷泵结构,降低了该模块噪声的影响;还采用了 2阶环路滤波器,减小了高频抖动。测试结果表明:该PLL电路实现了16倍频功能,并且在80 MHz-800 MHz的输出频率范围内,总抖动均小于0.2个单位时间间隔(Unit Interval,UI)。本文设计的PLL电路不仅解决了时钟与数据以及多芯片时钟同步化的问题,还扩展了 CPS芯片的时钟频率范围,为CPS芯片应用于高时间精度的顶点探测器提供了必要条件。
[Abstract]:In this paper , a low - voltage differential signaling ( LVDS ) circuit is designed based on the data transmission circuit in CPS chip , which is based on the data transmission circuit in CPS chip . Based on the particle detector project of the cooperation between Dalian University of Science and Technology and the University of Strasbourg , the paper designs a low - voltage differential signaling ( LVDS ) circuit . This paper designs a high transmission rate LVDS transmitter based on compressed Baryonic Matter ( CBM ) experimental project planning , which reduces the influence of voltage - controlled oscillator ( VCO ) on PLL circuit design . The PLL circuit designed in this paper not only solves the problem of clock and data and multi - chip clock synchronization , but also expands the clock frequency range of CPS chip , and provides the necessary condition for CPS chip to be applied to high - time precision vertex detector .

【学位授予单位】：大连理工大学
【学位级别】：博士
【学位授予年份】：2017
【分类号】：O572.212

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