应用于CMOS图像传感器芯片的模数转换器研究与设计

发布时间：2017-12-14 12:07

  本文关键词：应用于CMOS图像传感器芯片的模数转换器研究与设计

  更多相关文章： CMOS图像传感器 列平行模数转换器 逐次逼近 自校正

【摘要】：由于CMOS图像传感器(CIS)在工艺和图像质量上的快速发展,近年来取代了电荷耦合型探测器(CCD)成为市场主流。典型的CMOS图像传感器主要包括像素阵列、行选通控制、列模数转换器(ADC)以及数字接口。其中,列ADC是决定CIS帧频和分辨率的关键模块。为此,本文通过研究模数转换器技术,设计了一款应用于空间探测领域成像光谱仪的CIS芯片。该芯片基于列平行的逐次逼近ADC(SARADC)实现,设计目标为14位精度,最高采样速率为600KSps,输入电压范围为0.8~2 V。论文首先介绍了 CMOS图像传感器的发展历史和背景知识,通过对比分析不同列ADC架构的优缺点及发展现状,在理论上证明多电压基准的SARADC架构的可行性。设计的列ADC采用单端输入的四电压基准的电容数模转换器(DAC)结构,模块电路包括输入缓冲器、7位电容DAC,比较器以及SAR逻辑,使用SMIC0.18μm 3.3V混合信号工艺实现。为保证ADC的精度,本文提出了 一种新颖的前端数字校正方案对片上基准电压进行自校准,简化了电路的应用,同时降低了面积和成本。仿真结果表明,经过优化设计的列SARADC符合设计目标,积分非线性(INL)和差分非线性(DNL)均在0.5 LSB以内。同时基准电压自校正功能通过验证,校准误差小于0.22 LSB。由此证明了应用于CMOS图像传感器的四电压基准SARADC方案的可行性。版图设计也已完成,列ADC的版图面积为50μm×2271 μm。芯片经过流片封装和测试,功能良好,基本参数满足设计要求。在500 KSps的采样速率下,根据静态指标结果显示列ADC的有效位数为10~11位。芯片在帧频为271fps的工作条件下成像正常。
【学位授予单位】：浙江大学
【学位级别】：硕士
【学位授予年份】：2017
【分类号】：TN792;TP212

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本文编号：1287819