HEVC熵编码器的VLSI架构设计

发布时间：2017-12-15 22:39

  本文关键词：HEVC熵编码器的VLSI架构设计

  更多相关文章： HEVC视频编码 超高清视频 VLSI架构 熵编码 CABAC 高吞吐

【摘要】：随着多媒体技术的快速发展,人们对视频分辨率的要求越来越高,视频分辨率朝着4K(3840×2160)和8K(7680×4320)超高清方向发展。超高清视频的高分辨率、高帧率和高像素深度导致了庞大的数据量,对视频编码技术提出了更高的要求。针对超高清视频的编码需求,新一代视频编码标准H.265/HEVC(High Efficiency Video Coding,高效视频编码)于2013年正式发布。相比前一代H.264/AVC标准,HEVC的压缩率提高1倍,而编码的复杂度也大大增加,给超高清视频的实时编码带来巨大挑战。HEVC视频编码中的熵编码采用基于上下文的自适应二元算术编码(Context-based Adaptive Binary Arithmetic Coding,CABAC)算法,算法的概率自适应和区间划分存在很强的数据依赖,严重限制了编码过程的并行度,成为整个HEVC编码的吞吐瓶颈之一。本文重点研究HEVC熵编码器的VLSI架构设计,主要贡献如下:(1)提出了一种基于流水线的HEVC熵编码器VLSI整体架构。本文将熵编码器划分为四个主要模块,分别为二值化与索引计算模块、上下文初始化模块、上下文存储更新模块以及二元算术编码器。(2)提出了一种多二元符号并行处理的二元算术编码器结构。针对二元算术编码的Range更新过程,本文提出了一种预先按位取反(Pre-Bitwise-NOT,PBN)技术,并设计了相应的Range更新单元。为进一步缩短Range更新过程的关键路径,提出了一种使用前向rLPS技术的Range更新整体结构,并设计了相应的bin分配策略,细致优化了内部级联结构,提高了二元算术编码器的整体吞吐率。(3)设计并实现了一种支持4个二元符号并行处理的上下文存储更新模块。为了获取较高的处理速度,模块中的上下文存储器采用基于寄存器的设计,并设计了一种上下文初始化模块,支持对上下文存储器的初始化。本文完成了熵编码器VLSI架构的寄存器传输级(Register Transfer Level,RTL)设计,并使用 SMIC 40nm CMOS 标准单元库进行 Synopsys Design Compiler逻辑综合。综合结果表明所提出的熵编码器架构吞吐率可达1357Mbin/s,能够满足8K@120fps超高清视频的实时编码要求。
【学位授予单位】：中国科学技术大学
【学位级别】：硕士
【学位授予年份】：2017
【分类号】：TN919.81

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本文编号：1293722