基于0.18um的加法器芯片研究与设计

发布时间：2020-11-20 23:46

　　 加法运算是算术逻辑运算单元(ALU)中最基本的运算,加法器电路是CPU中重要运算电路。它的速度、面积和功耗的优化对改进高性能集成电路起着非常重要的作用。如何在改进工艺的同时,使得加法器的性能得到提升,也是设计人员一直在攻克的难题。加法器主要在高性能处理器中执行算术功能,并经常用于电路的关键路径。在高速电路设计中,标准单元通常不能满足某些特定设计的要求。而全定制的设计方法,设计周期长、成本高。因此,在设计中采用半定制和单元全定制结合的方法来满足设计要求,很大程度提高了设计效率。本文从算法级别、结构级别、电路级别和布局级别深入研究加法器。首先从电路结构入手,比较了传统加法器的结构,进而对超前进位加法器的电路结构进行研究比较。在研究超前进位加法器的电路结构时,分别对Kogge-Stone、Brent-Kung、Sklansky以及改进的一些算法结构进行比较,最终选择了面积较小、速度较快的基于Kogge-Stone算法的树形加法器结构。同时,电路采用层次化设计,进位产生、进位传播、点操作以及求和等电路均采用动态电路。为了克服动态电路中电荷泄露的问题,在每个节点处设计了电荷保持器。电路级联方面采用多米诺逻辑,既隔离了内部和外部的电容,同时也增强了电路的稳定性,防止漏电的发生。在时钟设计方面,为了和算法相结合,时钟采取自定时时钟,既有效提升了时钟利用率,同时也使得32位高速加法器发挥最大性能。电路设计完成后,使用Cadence的仿真工具对电路验证。版图设计中,比较了全定制与半定制的特点,并从面积、速度、以及时间进度等方面进行了比较。最终结合半定制和全定制的优点,利用定制单元进行自动布局布线。手工绘制单元版图,整个加法器则利用INNOVUS工具实现布局布线生成GDSII,导入到Cadence工具中,进行DRC和LVS的对比验证。这种半定位的方式虽然使得最终设计的面积有了一定的增加,但极大提高了设计效率。本文基于TSMC0.18um工艺,用Cadence仿真工具对电路进行时序仿真验证。在1.8V电压的条件下,负载设为50fF的条件下,延时为1.576ns。
【学位单位】：山东大学
【学位级别】：硕士
【学位年份】：2020
【中图分类】：TP332;TN40
【部分图文】：

?山东大学硕士学位论文???（１５?１４?１３?１２?１１?１０?９?８?７?６?５?４?３?２?１?０?）??（ｌ５：０?１４：０?１３：０?１２：０?１１：０?１０：０?９：０?８：０?７：０?６：０?５：０?４：０?３：０?２：０?１：０?０：〇）??图２－９?１６位对数超前进位加法器原理图??Ｋｏｇｇｅ－Ｓｔｏｎｅ树是理论上最快的树形结构。其主要特点是对于Ｗ位的加法运算，??只需要ｌ〇ｇ２?Ａ／步就可以计算出在位置Ｗ?－?ｌ（ｉ?＝?１，２，３…）上的进位产生和进位传播??信号［２４］。它的互连结构比较规则，利于实现。Ｋｏｇｇｅ－Ｓｔｏｎｅ树各级的扇出，尤其是??一些关键路径上的扇出，基本为常数，达到了优化的目的。由于扇出较小，所以晶??体管的尺寸可以较小，从而可以减小版图的面积。但由于Ｖ－１以外的进位信号，??需要复制进位树结构，所有的运算结点为ＡＨｏｇ２／Ｖ?－?Ａ／?＋?１，使得互连线增多，版图??实现上有一定的困难。??２．２．２?Ｂｒｃｎｔ－Ｋｕｎｇ?树??Ｋｏｇｇｅ－Ｓｔｏｎｅ树的结构较为规则，运算结点较多，导致功耗大。Ｂｒｅｎｔ－Ｋｉｍｇ的??结构是用另一种递归的方法组织树结构，从而使得结点数量减少。２＂－１处的进位??信号满足式（２－１８）：??（〇），０，?０）?＝??〇）?＝?（。１＜?户１）?＿?（Ｇ〇＜?户０）?？?（Ｃｉ，〇，?〇）??（Ｃ〇，３＞?〇）?＝?（６３：２，尸３：２）?．?（Ｇｌ：０＜?户１：０）?？?（Ｃｉ，０＜?〇）?（２－］８）??（Ｃ〇，７，?〇）?＝?（Ｇ７：４，Ｐ７：４）?？?（Ｇ３：０，Ｐ３：０）?■?（Ｃｉ，〇，?０）??Ｂｒｅｎｔ－Ｋｕｎｇ加法

ｒｅｎｔ－Ｋｕｎｇ加法器对于位数较大（大于３２位）并且追求速度的处理器并??不适用，对速度要求不高，想要节省面积的设计可以考虑这种电路结构。??（１５?１４?１３?１２?１１?１０?９?８?７?６?５?４?３?２?１?０?）??—Ｔ一?．，一?一－，??，卜一＇??Ｉ?Ｉ?１?Ｉ?Ｉ?Ｉ?Ｉ?Ｉ?１?Ｉ?１?Ｉ?１?Ｉ?１?１??（ｌ５：０?１４：０?１３：０?１２：０?１１：０?１０：０?９：０?８：０?７：０?６：０?５：０?４：０?３：０?２：０?１：０?０：〇）??图２－１０?１６位Ｂｒｅｎｔ－Ｋｕｎｇ树结构。浅灰色表示反向二进制树??２．２．３?Ｓｋｌａｎｓｋｙ?树??Ｓｋｌａｎｓｋｙ树逻辑级数为ｌｏｇ２?／Ｖ?，同Ｋｏｇｇｅ－Ｓｔｏｎｅ树一样，运算结点为??〇Ｖｌｏｇ２Ａ〇／２，为Ｋｏｇｇｅ－Ｓｔｏｎｅ树的６０％。而这一结构的主要问题是其扇出会随着??位数的增多而线性增多。从图２－１１［３］中也可以看出，当／Ｖ＝１６时，其最大扇出为８，??同样可以推算出，当ｉＶ＝３２时，最大扇出会达到１６。这样的扇出不仅对速度有较大??的影响，电路结构也会变得相当复杂，同时关键路径的尺寸优化变得非常困难，因??此在进行位数较多的运算时不考虑这种结构。??（１５?１４?１３?１２?１１?１０?９?８?７?６?５?４?３?２?１?〇）??＇ＨＨ?ＨＨ?ＨＨ??ｒ￣ｒ?ｒ？￣??ｒｍ￣，?ｒｍ￣??ｒｒｒｒ７￣ｒＴＴ￣??（１５：０?１４：０１３：０?１２：０?１１：０?１０：０?９：０?８：０?７：０?６：０?５：０?４：０?３：０?２：０?１：０?０：＾）??图２－１１?１６位

ｒｅｎｔ－Ｋｕｎｇ加法器对于位数较大（大于３２位）并且追求速度的处理器并??不适用，对速度要求不高，想要节省面积的设计可以考虑这种电路结构。??（１５?１４?１３?１２?１１?１０?９?８?７?６?５?４?３?２?１?０?）??—Ｔ一?．，一?一－，??，卜一＇??Ｉ?Ｉ?１?Ｉ?Ｉ?Ｉ?Ｉ?Ｉ?１?Ｉ?１?Ｉ?１?Ｉ?１?１??（ｌ５：０?１４：０?１３：０?１２：０?１１：０?１０：０?９：０?８：０?７：０?６：０?５：０?４：０?３：０?２：０?１：０?０：〇）??图２－１０?１６位Ｂｒｅｎｔ－Ｋｕｎｇ树结构。浅灰色表示反向二进制树??２．２．３?Ｓｋｌａｎｓｋｙ?树??Ｓｋｌａｎｓｋｙ树逻辑级数为ｌｏｇ２?／Ｖ?，同Ｋｏｇｇｅ－Ｓｔｏｎｅ树一样，运算结点为??〇Ｖｌｏｇ２Ａ〇／２，为Ｋｏｇｇｅ－Ｓｔｏｎｅ树的６０％。而这一结构的主要问题是其扇出会随着??位数的增多而线性增多。从图２－１１［３］中也可以看出，当／Ｖ＝１６时，其最大扇出为８，??同样可以推算出，当ｉＶ＝３２时，最大扇出会达到１６。这样的扇出不仅对速度有较大??的影响，电路结构也会变得相当复杂，同时关键路径的尺寸优化变得非常困难，因??此在进行位数较多的运算时不考虑这种结构。??（１５?１４?１３?１２?１１?１０?９?８?７?６?５?４?３?２?１?〇）??＇ＨＨ?ＨＨ?ＨＨ??ｒ￣ｒ?ｒ？￣??ｒｍ￣，?ｒｍ￣??ｒｒｒｒ７￣ｒＴＴ￣??（１５：０?１４：０１３：０?１２：０?１１：０?１０：０?９：０?８：０?７：０?６：０?５：０?４：０?３：０?２：０?１：０?０：＾）??图２－１１?１６位
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本文编号：2892191