高速脉冲与无缝数据合成模块设计
发布时间：2021-03-02 00:41
定时数据码型发生器是一种用于产生数字电平激励电子测试设备或软件,它可以是同步数字激励的来源,其生成的信号对于在逻辑级别测试的数字电子设备有着重要的帮助。本文基于“3.35Gbps定时数据发生器”的项目,实现深存储无缝数据信号的产生的模块,主要指标包括,实现信号输出数据率为50k3.35Gbps,同时存储深度为512Mbits,本文主要实现如下的功能:1)深存储电路设计本设计基于DDR3 SDRAM的深存储电路,包括本设计所需要的获取数据块的方法的基于FPGA内部SRAM的存储方法,以及DDR3 SDRAM深存储电路的接口设计,接口包括MIG核的接口设计和时钟接口设计,最后设计了DDR3SDRAM深存储的读写时序,包括整个控制的状态机设计,以及分别的写入和读取的时序状态机设计。2)基于沿合成和分解的脉冲波形合成设计了数据合成输出的电路结构,设计了脉冲合成电路和数据合成电路,借助延时电路实现可控的脉宽的合成,并通过沿合成、沿分解实现数字的脉宽合成、NRZ和RZ码型信号,再借助反向输出方法,实现对R1信号的输出。3)基于PCI-e的通信电路设计本设计中提出了基于PCI-...
【文章来源】：电子科技大学四川省 211工程院校 985工程院校 教育部直属院校
【文章页数】：78 页
【学位级别】：硕士
【部分图文】：
MIG核系统时钟网络
第三章深存储无缝数据合成设计29即可通过app_wdf_wren，app_wdf_mask和app_wdf_end，app_wdf_data等信号线进行DDR3SDRAM的写操作命令。首先将使能信号app_wdf_wren拉高，使写时序有效，这一操作会将app_wdf_wren所对应的数据写入到指定的地址，使能后，写时序正常执行，就会通过app_wdf_data传输数据。app_wdf_end是结束标志位，结束传输使能则会无效，因此app_wdf_end与app_wdf_wren在时序上需要保持一致；app_wdf_mask是用来屏蔽数据，以byte作单位，屏蔽输入数据，在本设计中，当不需要屏蔽时，设置为零。如图3-9是写时序的仿真图，通过对时序的观察，可以发现当pp_wdf_rdy和app_rdy低有效时，数据和地址同步保持不变，等待高电平到来后，写使能，数据正常写入。图3-9接口写操作时序图3.2深度可编程数据存储设计3.2.1数据块选取存储电路设计在进行数据操作时，首先通过PC端的上位机进行操作，通过上位机编辑后借助PCI-e总线发送到FPGA的本地总线，并被保存在FPGA的SRAM中，数据块选取的存储逻辑之一的电路如图3-10所示。Data[19:0]Write_addr[19:0]VCCWrite_clkControl_addr[14:0]EnClkData[19:0]Gen_addr[19:0]VCCclkAddr[14:0]EnClkOut[19:0]无条件地址产生跳转控制图3-10无条件跳转事件存储
电子科技大学硕士学位论文38缓冲、串并转化等，主要对信号进行数字处理，并实现对信号的编码和解码，同时通过FIFO对齐相位，利用CRC校验技术保证数据不冗余。8B/10B编码以及解码，是现如今的高速串行协议的主要编码解码方式，8B/10B通过两个4B/5B组合而成，并相应的添加了一些控制标志位，使得编码性更强，通过这种方式使得数据的传输性能更强，并且保证了数据率的稳定性。但是该编码解码方式资源占用率较高。FPGA的GTX模块支持的数据位宽最高到64位，并且兼容16位，32位等，并且收发器的支持速率高到12.5Gbps，支持最低速率为500Mbps，而本设计中的高频数据流的输出速率为500Mbps~3.35Gbps，完全满足本设计对应的数据率指标。并根据现有的实际电路的经验，通过手动配置GTX的内部电阻，能够提高PCB上的传输稳定性。在本设计中，同样会用到时钟恢复电路，为了保证数据的准确性，可以适当的加入预加重电路，并且输出的信号采用差分的形式，电压为800mV。2）GTX串行收发器时钟在GTX串行收发器中，需要从外部输入一个时钟作为数据编码和解码的参考时钟，以及分频倍频的同步时钟。本设计中的Quad时钟的时钟树如图3-19所示。在GTX串行收发器中，时钟的产生和管理是通过Quad表现，Quad是一种时钟树，呈现树状的结构，在赛灵思7系列中，一个Quad可以由4组GTX串行收发器组成[22]。在对GTX的时钟设置参考时钟时，为图3-19Quad时钟树结构
本文编号：3058269
【文章来源】：电子科技大学四川省 211工程院校 985工程院校 教育部直属院校
【文章页数】：78 页
【学位级别】：硕士
【部分图文】：
MIG核系统时钟网络
第三章深存储无缝数据合成设计29即可通过app_wdf_wren，app_wdf_mask和app_wdf_end，app_wdf_data等信号线进行DDR3SDRAM的写操作命令。首先将使能信号app_wdf_wren拉高，使写时序有效，这一操作会将app_wdf_wren所对应的数据写入到指定的地址，使能后，写时序正常执行，就会通过app_wdf_data传输数据。app_wdf_end是结束标志位，结束传输使能则会无效，因此app_wdf_end与app_wdf_wren在时序上需要保持一致；app_wdf_mask是用来屏蔽数据，以byte作单位，屏蔽输入数据，在本设计中，当不需要屏蔽时，设置为零。如图3-9是写时序的仿真图，通过对时序的观察，可以发现当pp_wdf_rdy和app_rdy低有效时，数据和地址同步保持不变，等待高电平到来后，写使能，数据正常写入。图3-9接口写操作时序图3.2深度可编程数据存储设计3.2.1数据块选取存储电路设计在进行数据操作时，首先通过PC端的上位机进行操作，通过上位机编辑后借助PCI-e总线发送到FPGA的本地总线，并被保存在FPGA的SRAM中，数据块选取的存储逻辑之一的电路如图3-10所示。Data[19:0]Write_addr[19:0]VCCWrite_clkControl_addr[14:0]EnClkData[19:0]Gen_addr[19:0]VCCclkAddr[14:0]EnClkOut[19:0]无条件地址产生跳转控制图3-10无条件跳转事件存储
电子科技大学硕士学位论文38缓冲、串并转化等，主要对信号进行数字处理，并实现对信号的编码和解码，同时通过FIFO对齐相位，利用CRC校验技术保证数据不冗余。8B/10B编码以及解码，是现如今的高速串行协议的主要编码解码方式，8B/10B通过两个4B/5B组合而成，并相应的添加了一些控制标志位，使得编码性更强，通过这种方式使得数据的传输性能更强，并且保证了数据率的稳定性。但是该编码解码方式资源占用率较高。FPGA的GTX模块支持的数据位宽最高到64位，并且兼容16位，32位等，并且收发器的支持速率高到12.5Gbps，支持最低速率为500Mbps，而本设计中的高频数据流的输出速率为500Mbps~3.35Gbps，完全满足本设计对应的数据率指标。并根据现有的实际电路的经验，通过手动配置GTX的内部电阻，能够提高PCB上的传输稳定性。在本设计中，同样会用到时钟恢复电路，为了保证数据的准确性，可以适当的加入预加重电路，并且输出的信号采用差分的形式，电压为800mV。2）GTX串行收发器时钟在GTX串行收发器中，需要从外部输入一个时钟作为数据编码和解码的参考时钟，以及分频倍频的同步时钟。本设计中的Quad时钟的时钟树如图3-19所示。在GTX串行收发器中，时钟的产生和管理是通过Quad表现，Quad是一种时钟树，呈现树状的结构，在赛灵思7系列中，一个Quad可以由4组GTX串行收发器组成[22]。在对GTX的时钟设置参考时钟时，为图3-19Quad时钟树结构
本文编号：3058269
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