基于FPGA的数字交换芯片设计与实现
发布时间：2021-03-04 23:05
数字交换芯片是程控数字交换机中的关键性器件。但是我国数字交换芯片主要依赖从国外进口,随着时间的推移,会面临国外厂家停产或停供的风险,也会随着国内用户需求的改变而要求技术指标的变化,依靠从国外进口难以及时满足国内的需求。因此,研究一种满足国内需求的数字交换芯片具有重要的意义。本文在研究数字交换原理的基础上,对数字交换芯片的功能和结构进行了分析,并讨论了 T型接线器和S型接线器的工作方式和工作原理。依据调度通信程控数字交换机对数字交换网络的需求,设计了一种4096×4096时隙的数字交换网络,该网络采用TST无阻塞结构,初级T接线器采用顺序写入,控制读出工作方式,每个T接线器的母线具有128时隙,S接线器采用输入控制工作方式,次级T接线器采用控制写入,顺序读出工作方式。由于FPGA具有自主设计电路的特点,依据技术指标要求,基于FPGA设计了一种数字交换芯片,可以实现“交换模式”与“消息模式”两种工作模式。该芯片基于数字交换网络原理,主要包括时钟生成模块、数据发送模块,数据接收模块、微处理器接口等4个模块,时钟生成模块主要为数字交换芯片提供工作时钟,产生多种工作时钟;数据接收模块主要是将每条...
【文章来源】：西安科技大学陕西省
【文章页数】：78 页
【学位级别】：硕士
【部分图文】：
FPGA生产厂家扇形分布图
4数字交换芯片的FPGA设计与仿真验证29时钟生成模块由外部产生激励源，本论文由testbench产生16.384Mhz时钟驱动整个工程，主频所需要的时钟是98.304Mhz,利用16.384Mhz通过FPGA开发工具自带的IP核PLL倍频为98.304Mhz[32]；帧同步信号f16的周期为125us，输入时钟16.384Mhz周期大约为61ns，125us/61ns=2048,因此，利用计数器产生2048个数据，用输入信号16.384Mhz产生帧同步信号f16；另外需要对输入信号16.384Mhz与帧同步信号f16进行边沿采集，将16.384Mhz与f16信号延迟两拍，会得到两个中间延迟信号，用与非的关系就可以得到16.384Mhz与f16的上升沿信号与下降沿信号，如图4.5所示。分频PLL产生边沿CLKf16_posf16_negclk_posclk_negCLK图4.5时钟生成模块结构图（2）时钟生成模块的仿真结果如图4.6所示，时钟生成模块的仿真截图，其中clk是98.304Mhz时钟频率，c16是16.384Mhz的时钟频率，c16_pos是16.384Mhz时钟的上升沿信号，c16_neg是16.384Mhz时钟的下降沿信号，f16是帧同步信号，f16_pos是帧同步信号f16的上升沿信号，f16_neg是帧同步信号f16的下降沿信号。图4.6时钟生成模块仿真波形
4数字交换芯片的FPGA设计与仿真验证31输入的32条母线为串行数据，32条母线都是8.192Mb/s速率。32个母线串行数据同时开始串并转换，如图4.8所示。串行输入的数据在时钟的控制下进行缓存，最后以并行数据的形式输出，实现串并转换。Verilog编程语法中有generate语句，专门用于对相同的语句进行调用，不需要将每一路端口定义一次，直接循环完成32条的串并转换。这里只对一条母线进行串并转换，其他母线相同，在数据存储器控制模块中体现。移位寄存器N移位寄存器2移位寄存器1N位数据总线输出串行输入并行输出...图4.8串行输入转换为并行输出（2）串并转换模块关键信号的仿真结果如图4.9所示，串并转换模块的仿真截图，clk是98.304Mhz的时钟信号，clk_16.384M是16.384Mhz的时钟信号，clk_16.384M_neg是16.384Mhz的下降沿信号，sti_o是一路串行数据信号，bit_cnt是计数器，rx_data_buf是缓存器信号，rx_data是接收的并行数据。图4.9串并转换模块关键信号的仿真图
【参考文献】：
期刊论文
[1]基于FPGA的主动噪声控制系统设计[J]. 袁军,刘东旭,张涛,吕韦喜. 传感器与微系统. 2020(05)
[2]基于PCIe IP核的FPGA逻辑的仿真验证[J]. 隽鹏辉,封安. 信息通信. 2020(04)
[3]基于FPGA的新型天线控制系统设计[J]. 李丰. 广播电视信息. 2020(04)
[4]基于FPGA的实时载波频率检测电路设计[J]. 陈文艺,荣幸,杨辉. 现代电子技术. 2020(04)
[5]基于FPGA的交换机芯片配置器设计[J]. 李荣乐,罗长洲,李龙华,李泽超. 计算机仿真. 2020(02)
[6]基于FPGA的精密信号源设计[J]. 冯源,尹晓东. 现代计算机. 2020(04)
[7]基于FPGA的红外遥控信号解码设计[J]. 陈韵文,肖顺文,郑瑞,王涌,罗春梅. 电子技术与软件工程. 2020(02)
[8]基于UVM验证方法学的数字交换芯片验证平台[J]. 赵赛,闫华,丛红艳. 电子与封装. 2019(12)
[9]基于FPGA多功能数字信号处理器的EDA设计[J]. 吴小红. 信息与电脑(理论版). 2019(24)
[10]基于FPGA的模数转换芯片AD7705/AD7706控制电路设计[J]. 赵晨,周义明. 北京石油化工学院学报. 2019(04)
硕士论文
[1]基于FPGA的高速光纤光栅解调技术与实验研究[D]. 孔祥龙.山东大学 2019
[2]基于CPLD的32×32数字交换芯片设计及其VGA矩阵集成应用[D]. 王林剑.山东大学 2010
本文编号：3064094
【文章来源】：西安科技大学陕西省
【文章页数】：78 页
【学位级别】：硕士
【部分图文】：
FPGA生产厂家扇形分布图
4数字交换芯片的FPGA设计与仿真验证29时钟生成模块由外部产生激励源，本论文由testbench产生16.384Mhz时钟驱动整个工程，主频所需要的时钟是98.304Mhz,利用16.384Mhz通过FPGA开发工具自带的IP核PLL倍频为98.304Mhz[32]；帧同步信号f16的周期为125us，输入时钟16.384Mhz周期大约为61ns，125us/61ns=2048,因此，利用计数器产生2048个数据，用输入信号16.384Mhz产生帧同步信号f16；另外需要对输入信号16.384Mhz与帧同步信号f16进行边沿采集，将16.384Mhz与f16信号延迟两拍，会得到两个中间延迟信号，用与非的关系就可以得到16.384Mhz与f16的上升沿信号与下降沿信号，如图4.5所示。分频PLL产生边沿CLKf16_posf16_negclk_posclk_negCLK图4.5时钟生成模块结构图（2）时钟生成模块的仿真结果如图4.6所示，时钟生成模块的仿真截图，其中clk是98.304Mhz时钟频率，c16是16.384Mhz的时钟频率，c16_pos是16.384Mhz时钟的上升沿信号，c16_neg是16.384Mhz时钟的下降沿信号，f16是帧同步信号，f16_pos是帧同步信号f16的上升沿信号，f16_neg是帧同步信号f16的下降沿信号。图4.6时钟生成模块仿真波形
4数字交换芯片的FPGA设计与仿真验证31输入的32条母线为串行数据，32条母线都是8.192Mb/s速率。32个母线串行数据同时开始串并转换，如图4.8所示。串行输入的数据在时钟的控制下进行缓存，最后以并行数据的形式输出，实现串并转换。Verilog编程语法中有generate语句，专门用于对相同的语句进行调用，不需要将每一路端口定义一次，直接循环完成32条的串并转换。这里只对一条母线进行串并转换，其他母线相同，在数据存储器控制模块中体现。移位寄存器N移位寄存器2移位寄存器1N位数据总线输出串行输入并行输出...图4.8串行输入转换为并行输出（2）串并转换模块关键信号的仿真结果如图4.9所示，串并转换模块的仿真截图，clk是98.304Mhz的时钟信号，clk_16.384M是16.384Mhz的时钟信号，clk_16.384M_neg是16.384Mhz的下降沿信号，sti_o是一路串行数据信号，bit_cnt是计数器，rx_data_buf是缓存器信号，rx_data是接收的并行数据。图4.9串并转换模块关键信号的仿真图
【参考文献】：
期刊论文
[1]基于FPGA的主动噪声控制系统设计[J]. 袁军,刘东旭,张涛,吕韦喜. 传感器与微系统. 2020(05)
[2]基于PCIe IP核的FPGA逻辑的仿真验证[J]. 隽鹏辉,封安. 信息通信. 2020(04)
[3]基于FPGA的新型天线控制系统设计[J]. 李丰. 广播电视信息. 2020(04)
[4]基于FPGA的实时载波频率检测电路设计[J]. 陈文艺,荣幸,杨辉. 现代电子技术. 2020(04)
[5]基于FPGA的交换机芯片配置器设计[J]. 李荣乐,罗长洲,李龙华,李泽超. 计算机仿真. 2020(02)
[6]基于FPGA的精密信号源设计[J]. 冯源,尹晓东. 现代计算机. 2020(04)
[7]基于FPGA的红外遥控信号解码设计[J]. 陈韵文,肖顺文,郑瑞,王涌,罗春梅. 电子技术与软件工程. 2020(02)
[8]基于UVM验证方法学的数字交换芯片验证平台[J]. 赵赛,闫华,丛红艳. 电子与封装. 2019(12)
[9]基于FPGA多功能数字信号处理器的EDA设计[J]. 吴小红. 信息与电脑(理论版). 2019(24)
[10]基于FPGA的模数转换芯片AD7705/AD7706控制电路设计[J]. 赵晨,周义明. 北京石油化工学院学报. 2019(04)
硕士论文
[1]基于FPGA的高速光纤光栅解调技术与实验研究[D]. 孔祥龙.山东大学 2019
[2]基于CPLD的32×32数字交换芯片设计及其VGA矩阵集成应用[D]. 王林剑.山东大学 2010
本文编号：3064094
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