基于先进工艺的超大规模ASIC芯片评估设计方法研究

发布时间：2021-05-10 18:21

　　随着集成电路飞速发展,集成电路的规模、集成度、功能复杂性均在增加。另外,先进工艺带来性能提升的同时,也带来新的挑战,如时序收敛、可靠性等问题。更重要的是设计人员还面临节约设计成本和缩短芯片设计周期的压力。专用集成电路（ASIC）设计也一样,亟待需要缩短新工艺下的设计周期。专用集成电路设计一般是在前端设计和验证完成之后才能开始物理设计,严重影响芯片开发周期。为了兼顾先进工艺特点和缩短超大规模专用集成电路设计周期,本文主要面向设计里的核心模块进行评估设计。评估设计目的是支撑前端设计的频率、功耗、面积评估,同时也为后端设计奠定基础。为此,本文以16nm FinFET工艺为例,主要进行了以下工作:首先研究了评估设计分析理论基础,主要对FinFET工艺特点、时序分析、功耗分析、电压降、电迁移、串扰和天线效应进行了详细介绍。然后通过EDA工具的组合建立了适合先进工艺的完整评估设计流程,接着结合流程完成了三颗专用芯片（A1、A2和A3）核心模块评估设计并且得到了评估分析报告。其中,A1核心模块主要是通过一版设计频率为750MHz的全corner评估实验详细介绍了评估设计完整流程。在子模块hin

【文章来源】：电子科技大学四川省 211工程院校 985工程院校 教育部直属院校

【文章页数】：91 页

【学位级别】：硕士

【文章目录】：
摘要
abstract
第一章 绪论
    1.1 研究工作的背景与意义
    1.2 ASIC评估设计的国内外研究历史与现状
        1.2.1 半导体工艺与EDA工具国内外研究历史与现状
        1.2.2 ASIC评估设计方法的国内外研究历史与现状
    1.3 本文的主要贡献与创新
    1.4 本论文的结构安排
第二章 评估设计基础
    2.1 FinFET工艺
        2.1.1 Bulk FinFET和 SOI FinFET
        2.1.2 FinFET的多阈值器件
        2.1.3 FinFET工艺的线延
    2.2 静态时序分析
        2.2.1 设计约束
        2.2.2 建立时间和保持时间检查
        2.2.3 时序路径
        2.2.4 异步时序分析检查
    2.3 功耗分析
        2.3.1 数字集成电路功耗的来源
        2.3.2 功耗的优化策略
    2.4 信号完整性分析
        2.4.1 电压降
        2.4.2 电迁移
        2.4.3 串扰
        2.4.4 天线效应
    2.5 本章小结
第三章 评估流程设计
    3.1 ASIC设计流程简介
        3.1.1 ASIC的基本设计流程
        3.1.2 评估流程设计
    3.2 逻辑综合
        3.2.1 Design Compiler简介
        3.2.2 逻辑综合流程
    3.3 物理综合
        3.3.1 设计初始化与布局
        3.3.2 时钟树综合
        3.3.3 绕线
        3.3.4 面向可制造性设计
    3.4 其他工具介绍
    3.5 本章小结
第四章 A1芯片核心模块评估设计
    4.1 A1芯片核心模块简介与评估说明
    4.2 A1核心模块逻辑综合
        4.2.1 整体规划与编译策略选取
        4.2.2 约束设置
        4.2.3 逻辑综合结果
    4.3 A1核心模块物理综合
        4.3.1 hin_core模块物理综合及优化
        4.3.2 pp_ctrl模块物理综合及优化
        4.3.3 子模块物理综合结果
        4.3.4 子模块各项检查
    4.4 A1核心模块顶层评估设计与各项检查
    4.5 本章小结
第五章 A2芯片核心模块评估设计
    5.1 A2核心模块简介与评估说明
    5.2 A2逻辑综合
        5.2.1 整体规划与编译策略选取
        5.2.2 约束设置与逻辑综合结果
    5.3 A2核心模块物理综合
        5.3.1 SORT_BUFFER物理综合
        5.3.2 ARBITER_ASFIFO物理综合
        5.3.3 子模块物理综合结果
        5.3.4 子模块物理检查
    5.4 A2核心模块顶层评估设计
        5.4.1 子模块端口路径内部延时分析
        5.4.2 A2核心模块顶层绕线
        5.4.3 顶层各项检查
    5.5 评估结论
    5.6 本章小结
第六章 评估验证
    6.1 A3核心模块简介和评估说明
    6.2 A3核心模块逻辑综合与物理设计
    6.3 A3核心模块各项检查
    6.4 评估验证
        6.4.1 评估结果对比验证
        6.4.2 评估时间对比验证
    6.5 A1、A2评估设计方法与其他评估设计方法对比
        6.5.1 A1评估设计方法与其他评估设计方法对比
        6.5.2 A2评估设计方法与其他评估设计方法对比
    6.6 本章小结
第七章 总结与展望
致谢
参考文献


【参考文献】：
期刊论文
[1]深亚微米VLSI设计中的信号完整性研究[J]. 卢海涛.  信息系统工程. 2018(08)
[2]30年的种子发了芽:华大九天的EDA突围之路[J]. 单祥茹.  中国电子商情(基础电子). 2018(08)
[3]低功耗时钟树设计的结构分析和优化[J]. 戈喆,付娟,王沛东,任力争,杜华斌,王志鸿,王丽英.  中国集成电路. 2017(09)
[4]Clock Gating技术在超大规模集成电路设计时的应用[J]. 王英,王金城.  数字技术与应用. 2015(09)
[5]数字集成电路时序优化策略[J]. 陈献锋,白雪飞,方毅.  通信技术. 2014(05)
[6]RTL设计中的Verilog代码风格[J]. 冯海涛,王爽,周刚.  微处理机. 2013(02)
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博士论文
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硕士论文
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[8]超大规模集成电路的物理设计研究[D]. 周俊.同济大学 2007
[9]深亚微米IC物理设计中的信号完整性研究[D]. 王胤翔.东南大学 2005
[10]超大规模集成电路电源网格完整性分析研究[D]. 王书江.浙江大学 2003



本文编号：3179834