差错控制编码在BRAM及固态存储系统中的设计与应用

发布时间：2024-07-05 17:23

　　本文主要由个人研究生期间的两个工程实践项目结合构成,研究的核心是差错控制编码对半导体存储器的纠错检错与系统级抗辐照抗辐照加固设计。第一部分,基于国产自研的HWDV5型号FPGA其内嵌的BRAM模块做常规的纠错检错及系统级抗辐照加固设计,对36K BRAM设计了广泛用于CPU、内存等最为常用的(72,64)汉明奇偶校验码方案用于BRAM常规使用过程中的纠错检错,仿真结果证明(72,64)汉明扩展码至少具备纠正1位错误检测2位错误的能力。为适应40nm工艺以下FPGA单粒子多位翻转的需求,因汉明码纠错能力有限且可优化空间不大,在深刻分析了FPGA中BRAM多位翻转机理的前提下,采用可自主定义纠错位数而提升抗多位翻转能力的RS码。传统RS码基于多项式除法编码器算法与求解关键方键程为核心的解码器算法用于BRAM抗多位翻转实现较为复杂,并且带来面积、功耗的开销,流水线、并行化、状态机等层面优化仍然无法满足BRAM的单周期读取的实际使用场景。沿着汉明码校验矩阵设计的思路,改用有限域矩阵乘法的方法设计适用于BRAM物理位宽范围的RS(8,4,4),该方法校验矩阵关系仅用简单异或门即可实现编译码器。通...

【文章页数】：78 页

【学位级别】：硕士

【部分图文】：

图2-1NANDFlash数据LUN与块级结构示意图

][54][56][57][59][61][63]DIDIDIDIDIDIDI在以上标准汉明码的基础上添加一位奇偶位，校验位parity[7]是全体DI与parity所有位组成的校验关系：[0][0][1][62][63]parity[1]parity[2]parity[3]pa....

图2-2NANDFlash存储阵列及浮栅晶体管存储状态示意图

向量中发生的错误位置，如果SBITERR为１代表出现单错，根据其校正子的值找到对应的出错位置，并对错误取反；除去表格中所列其余情况的校正子，如果DBITERR为＂1＂，则代表码字出现双错，保存错误数据输出，但通过DBITERR/SBITERR信号标记出错情况，由上层系统采取措施。....

图2-4FPGA基本架构与BRAM模块顶层结构图

第三章BRAM的检错纠错设计和抗辐照加固27图3-5寄存器模式下仿真结果该模式正常使用编码器和译码器，如图3-4与3-5所示，从T1时刻开始，读取BRAM地址上的72位并经过译码器解码。若DO_REG设置为0，采用锁存器输出模式，则在T1时刻输出地址16’h780上的有DO[63....

图2-5BRAM内SRAM存储器基本架构

电子科技大学硕士学位论文28号SBITERR和DBITERR不会拉高。3.ECC只解码模式该模式下选通解码器，编码器被禁用，在验证算法功能的该模式时候用来作为故障注入的途径，可最多实现2位错误的注入。该模式下必须使用从输入引脚DIP[7:0]提供的校验位，仿真结果与标准ECC读操....

本文编号：4001275