基于PEG算法的LDPC码在中继通信系统中的研究

发布时间：2016-06-20 05:25

第一章 绪论 

1.1 数字通信系统 
现代的通信主要指“电通信”或“光通信”，即通信是借助于电或光以及有关设备来完成的。 最简单的通信系统由信源、信道和信宿组成。其传输的过程可以用图 1.1 数字通信系统组成模型进行表示。从图可以看出 ，数字通信系统从信源发送数据信息，经过信源编码、信道编码、信道传输到信宿并译码输出信息。 调制是信号的一种变换过程。在数字通信系统中，通常将不适合在信道中直接传输的数字基带信号作为调制信号，去控制适合于信道传输性能的“载波”信号，使“载波”的某个参量随调制信号变化，调制后的信号称为数字调制信号。数字调制的实质，就是把数字基带信号的频谱搬移到高频频谱处，形成适合在某频段信道中的频带信号。解调是接收端还原数字序列的过程[3]。数字信号在传输过程中会受到噪声和干扰的影响，从而使信号的波形遭到破坏，使得最后的接收端判决失误。对于普遍存在的加性噪声造成的影响，通常采用以下几种方法解决。比如，合理选择调制方式，增加发送功率。 易于与现代技术相结合。由于计算机技术、数字存储技术、数字交换技术以及数字信号处理技术等现代电子技术的飞速发展，许多设备、终端接口均是数字信号，容易与数字通信系统相连接，因此数字系统得到高速发展。设备便于集成化、小型化。由于数字通信系统的大部分电路是由数字电路来实现的，所以可用大规模集成电路来实现，使设备集成化、小型化。灵活性高，能适应各种通信业务要求。数字信号也便于各种不同种类信号（如语音、数据、图像等信号）的综合，所以通信网中各种业务形式的综合只有在数字化的前提下才能实现。模拟系统是不可能实现这一目标的。 
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1.2 衡量数字通信系统的主要性能指标 
衡量通信系统的性能指标是多方面的，无论是模拟通信还是数字通信，有效性和可靠性是主要的性能指标。对数字通信系统而言，系统的有效性用传输速率来衡量，可靠性用误码率来衡量。在实际的通信系统中，有效性和可靠性是一对既矛盾又相辅相成的两个指标体系。一般情况下，要增加系统的有效性，就要降低可靠性，反过来一样。在工程中，常常依据实际系统要求采取折中的办法，在满足一定可靠性的条件下，尽量提高系统的有效性，或者是在满足一定有效性的指标条件下，尽可能提高系统的可靠性。衡量数字通信系统可靠性指标只要是差错概率和信号相位抖动，是系统长时间统计的结果。差错概率越小，可靠性越高。差错概率有三种不同的定义：误码率、误信率、码组差错率。信号抖动是指数字信号码元相对于标准时钟位置的随机偏移。 
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第二章 LDPC码的基本原理

香农在他的不朽名著《通信的数学理论》中建立了信息论。信息论主要讨论信息的度量、信息传输的基本限制等，给信道编码技术建立了理论根据。信道编码理论告诉我们：只要信息的传输速率小于信道容量，则信息传输可以以任意小的错误概率进行。但是，信息论并没有告诉我们如何实现这一点。后来Hamming 以它的经典著作《纠错码或检错码》为代表提出了信道编码理论，正是为了解决这个问题。 

2.1 分组纠错编码 
数字信号在传输的过程中，由于不可避免的受到噪声的干扰，使得接受端接收到的信号与信源发出的信号不一致。为了保证通信的质量，降低误码率，必须在通信系统中加入差错控制编码。 差错控制编码可以大幅度提高通信质量，它的基本思想是：信源对待发送的信息进行分组，在每组信息后面按照一定规则加入冗余位，接收端收到信息后，检查信息与冗余位的关系，以便查出在传输的过程中是否有错误发生。 当每个 k 位信息按照一定编码规则加入 r 个校验位组成 k+r 位的新的码组，这种形式的码组不仅具有检查错误的能力，甚至可以纠正错误，这是信道编码器所实现的功能。当收到噪声干扰的信息传输到接收端，接收端的译码器再对其逆变换，译出原来的信息，这是信道译码器实现的功能。
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2.2 线性分组码
一个码率为 R=k/n 的线性分组码可表示为（n, k），即每组含有 k 个码元，在分组码中，校验位按照一定规则被加到信息位之后，形成新的码[25]。在编码时，k 个信息位被编为 n 位码组长度，而 r=n-k 个检验位的作用就是实现检错与纠错。当分组码的信息码元与检验码元之间的关系为线性关系时，这种分组码即为（n, k）线性分组码。由于常见的是二元纠错码，即码字分量的取值为“0”或“1”，所以本节内容主要考虑二元线性空间。LDPC 码广泛应用还需要它的硬件实现比较容易。在编码阶段需要保持较低的编码复杂度和编码时延，这样才能满足需求。传统编码算法的复杂度与LDPC 码的码长二次方成正比，这在码长较长时难以接受。由于检验矩阵是稀疏的，使得 LDPC 的编码成为可能。将码的构造与编码结合起来也是当前研究的热点之一。Richardson 和 Urbanke 在文献[29]中给出了实现线性时间内编码的有效算法，采用这种算法进行编码，可以初步解决 LDPC 码编码时复杂度问题。本节主要讨论传统的编码算法、基于近似下三角矩阵的编码。 
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第三章  LDPC码的译码算法 ...... 25 
3.1 置信度传播译码算法 ...... 25 
3.2 LLR-BP 译码算法 ......... 28 
3.3 最小和译码算法 .......... 30
3.4 其他改进算法 ..... 32
3.5 译码算法的仿真 .......... 34 
3.6 本章小结 ......... 36 
第四章 LDPC码在中继通信系统中的研究 ......... 37 
4.1 中继协作通信系统 ........ 37 
4.2 中继通信的系统模型 ...... 39 
4.3 基于 PEG 算法构造的 LDPC 码 .... 41 
4.4 改进 PEG 算法的介绍 ..... 43 
4.5 仿真结果 ......... 44 
4.6 本章小结 ......... 46 
第五章 LDPC译码器的设计与实现 ........ 47 
5.1 FPGA 开发流程 .......... 47 
5.2 LDPC 码译码器的硬件结构 ....... 48
5.3 LDPC 码译码器的参数 .... 51
5.4 LDPC 译码器的设计 ...... 53
5.5 译码器的功能仿真 ........ 57 
5.6 本章小结 ......... 60 

第五章 LDPC译码器的设计与实现

信道编译码算法是决定编码性能和应用的一个重要因素。尤其在长码的条件下，译码算法的复杂度决定了编码的前途。但是通常分组码的译码复杂度与码长成指数关系，码长增大到一定程度后，复杂度的增加是不可控制的，无法应用到实际中。LDPC 码则不同，由于校验矩阵的稀疏性，使它存在高效的译码算法，其译码复杂度与码长成线性关系。本章主要讲述基于 FPGA 的 LDPC码的译码器硬件实现，译码器的译码算法选用最小和算法。 

5.1 FPGA 开发流程

FPGA(Field  Programmable  Gate  Array)是可编程芯片，因此 FPGA 的设计方法包括硬件设计和软件设计两部分。硬件包括 FPGA 芯片电路、存储器、输入/输出接口以及其他设备，软件是相应的 HDL(Hardware Description Language)程序以及最新流行的嵌入式 C程序。 FPGA 的设计流程就是利用 EDA 开发软件和编程工具对 FPGA 芯片进行开发的过程[45][46]。典型的 FPGA 开发流程一般如图 5.1所示。功能定义和器件选择是在 FPGA 设计项目开始之前，必须有系统功能的定义和模块的划分，另外就是要根据设计的要求，如系统的功能和复杂度，对工作频率和器件本身的资源以及连线的可布性等各个方面进行比较总结，选择最佳的设计流程和器件。一般情况下，工程的设计大都选用自顶向下的设计流程。 设计输入包括使用硬件描述语言（HDL）、状态图与原理图输入三种方式。设计输入就是将设计者的思想以某种方式输入给 EDA 工具，目前在开发应用中使用最广是 HDL 输入法，主流的 HDL 语言是 Verilog HDL 和 VHDL。 功能仿真，又叫前仿真，在编译之前对用户所设计的电路进行逻辑功能验证，此时的仿真没有延时信息，仅仅是对初步的功能进行检测。仿真前，需要利用 HDL 建立测试向量，可以在逻辑仿真器中查看波形。

 

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结束语

全文以数字通信系统为引子，介绍了在信道编码过程中的纠错码——LDPC码。接着详细介绍了 LDPC 码的基本原理、编码方法以及译码算法，最后以FPGA 为平台，对 LDPC 码的译码器进行硬件设计。下面将本文的工作内容总结如下： 首先，在绪论部分对数字通信系统进行介绍，在此基础上，又介绍了信道编码技术及其发展现状，以及 LDPC码发展前景和当前的研究方向。 其次，主要讲述了 LDPC 码的基本原理及译码算法。以 BP 译码算法为基础，进行优化，得到 LLR－BP 算法以及 Min-Sum 译码算法。并对这些译码算法进行仿真，仿真说明：在相同条件下，迭代次数越大，译码效果越好；由于简化计算的原因，Min-Sum算法的译码性能逊于 LLR-BP 译码算法。 然后，介绍了本文创新点部分，根据 PEG 算法的优势，在 PEG 算法的基础上进行改进，提出了在中继通信系统中构造 RCR-LDPC 的方案。Matlab 仿真结果表明，新的方案在纠错性能上有了一定的提高。 最后，介绍了 LDPC 码译码算法的硬件实现。通过对比，最终选择串行结构作为译码器的整体结构。使用自顶向下的设计流程分别设计译码器的各个模块，并在 ISE Design Suite 14.7软件平台上，对 LDPC 码译码器各个模块进行功能仿真。 在这篇论文写作的过程中，，使我对 LDPC 码有了更深入的认识，特别是PEG 算法构造 LDPC 码的应用，同时也对 FPAG 的硬件知识有了更多的了解，尤其在 使用 FPGA 实现 LDPC 译码算法的过程中，锻炼了 Verilog 硬件描述语言的实际运用能力。
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参考文献(略) 

本文编号：59288