兼备Sink和Source自适应导通时间控制的降压型DC-DC研究与设计

发布时间：2020-08-09 01:41

【摘要】：近几年,随着微电子技术的迅猛发展和半导体制造工艺的革新,存储器技术得到快速发展。DDR1~DDR4工作电压越来越低的发展趋势,设计完善的DDR存储器电源系统供电方案迫在眉睫。本文以多功能、大负载、高效率、快速瞬态响应为目标设计了一款降压型DC-DC稳压器,满足DDR存储器电源系统供电和其他电源管理系统需求。本文首先阐述了降压型DC-DC稳压器基本拓扑结构、组成器件和工作原理,对CCM、DCM和BCM稳态特性进行理论分析和公式推导。在对比分析其几种典型控制模式优缺点的基础上设计了时间超前自适应导通时间谷值电流模控制(AOTVCM)模式,其兼备COT模式和电流模模式结构简单、稳定性高、快速瞬态响应、无需斜坡补偿以及精确的电流检测等性能优点。设计了内置伪PLL使系统可根据实际工作频率偏离内部时钟OSC输出参考频率的程度自动调节功率管导通时间,抑制了信号传输延时、电路寄生效应以及死区时间等引起的系统频率波动问题,确保系统工作频率单一,降低了EMI处理难度。设计了跨导线性环电路实现了系统工作频率自适应实时跟踪内部时钟OSC输出参考频率,降低了内置伪PLL电路设计难度。设计了外同步PLL,配合内置伪PLL形成双PLL控制系统,实现了系统内外频率锁定,确保芯片在双相甚至多相并联使用时频率同步。此外,设计了内外两种软启动电路满足不同使用环境对启动时间的要求、宽摆幅误差放大器实现芯片Sink和Source功能、轻载可选Burst模式提高转换效率和全负载可选FCCM模式减小输出电压纹波。集成了过温保护、过压欠压保护、限流保护等保护电路以确保芯片安全工作。本文设计了一款兼备Sink和Source自适应导通时间控制的降压型DC-DC稳压器芯片——XD1999B,以单片集成双通道降压型DC-DC稳压器和低噪声Buffer为实现方式,提供DDR存储器电源系统电源电压V_(DDQ)、总线终端电压V_(TT)以及参考电压V_(TTREF)。并基于0.18μmBCD工艺,采用Cadence工作平台spectre仿真工具完成了关键模块电路设计与仿真验证和系统软启动、瞬态响应性能、工作频率特性仿真验证。仿真结果表明芯片具有500KHz~4MHz工作范围和全负载跳变输出电压恢复时间小于25μs,实现了多功能、大负载、宽频且频率稳定、快速瞬态响应等设计目标。
【学位授予单位】：西安电子科技大学
【学位级别】：硕士
【学位授予年份】：2019
【分类号】：TM44
【图文】：

曲线,电路仿真,电流,比例

R2R3M4 M5M1M2M6 M7M9C1图4.2 VIN比例电流产生电路的 V-I 转换电路以 OTA 误差放大器和 M9形成负反馈系。该结构输入输出阻抗较高，且能抑制电源噪声对 M9漏确的比例关系。M10与 M11组成 2：1 电流镜，将 VIN比性环电路。电流 IIN表达式为：3 30.1 0.052IN ININV VIR R

曲线,跨导线性,电路仿真,曲线

均呈现良好的正比关系。（a）（b）图4.5 跨导线性环电路仿真曲线4.1.3 内置伪 PLL 电流调整电路内置伪 PLL 电流调整电路主要是由伪 PLL 组成框架（PFD、CP 以及 LPF）和 V-I 转换电路。V-I 转换模块作为伪 PLL 核心部分，根据系统实际工作频率偏离所设定工作频的差值（表现为伪 PLL 输出电压 Vlpf的大小）调整电流 Iclk，并通过电流镜比例镜像叠加为调整电流 Iosc，实现对跨导线性环电路输出电流 Ion调节，从而调节系统工作频率直至和伪PLL频率锁定实现单一工作频率。如图4.6为电压（Vlpf：0.3V~1.7V）转电流（Iclk）V-I 转换电路以及 Iclk和 ICLK比例镜像电路。V-I 转换电路由低压共源共栅电流镜 M5~M13和 OTA 以及 M9源随负反馈结构组成（该结构已在前文阐述），使M9源端电位为伪PLL输出电压Vlpf。调整电流Iclk和电流ICLK再由M11~M13和M15~M17构成的低压共源共栅电流镜按比例（2:1）叠加产生电流 Iosc。调整电流 Iclk表达式为：11.2lpfclkVI AR (4-3)V-I 转换电路中增加由 M18、M19、M20和 C2以及 R3组合成 Vlpf初始值电路，为OTA 正相输入端 Vlpf赋初始值（该初始值一般设置为频率可编程范围对应的 Vlpf摆幅范围中间值），减小 Vlpf随频率变化引起的变化范围以及伪 PLL 框架中 LPF 输出电压不能太低

曲线,电流调整,电路仿真,时间超前

lpf成线性关系。图4.7 内置伪 PLL 电流调整电路仿真曲线4.1.4 时间超前自适应导通时间 Ton产生电路时间超前自适应导通时间 Ton产生电路由时间超前线性 Vcap_out产生电路、比较器输入端选择电路、快速高增益导通时间比较器以及逻辑电路组成。利用快速高增益导通时间比较器，将时间超前线性 Vcap_out产生电路输出电压 Vcap_out与比较器输入端选择电路输出电压 Von_out作比较，控制系统导通时间。实现时间超前自适导通时间 Ton

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