通航显示系统DDR内存电路仿真与分析

发布时间：2020-05-10 14:55

【摘要】：针对通航显示系统DDR内存电路对噪声能量及时序错误等要求高的问题,本文采用信号及电源完整性仿真分析的方法,对DDR高速网络的布局布线进行仿真,完成通航显示系统DDR内存电路的设计。文章主要工作如下:1.根据通航显示系统DDR内存电路的技术参数标准和要求,使用Cadence仿真工具对DDR内存总线的基本噪声问题进行仿真分析,完成抑制基本噪声的布线设计。根据仿真结果,确定匹配电阻和端接方式,并对电路的布局布线进行详细设计。与内存电路设计要求相比,提高了约33%的噪声裕量指标,有效抑制了基本噪声对系统的影响。2.针对DDR内存数据及选通信号时序的精准性,基于建立时间和保持时间裕量等参数对DDR信号进行详细的时序计算,并使用Cadence软件对信号进行时序仿真。根据仿真结果,确定总线网络布线长度,并转换成约束规则指导时序信号布局布线的工作;最后对布线后的时序进行仿真验证,避免存储模块在运行时出现时序错误。3.根据通航显示系统对DDR内存电源模块高效率的要求,采用Allegro PCB PI Option软件对该系统的电源模块进行电源完整性仿真与分析。根据电源需求分析及欧姆定律,计算并确定系统的目标阻抗,建立电源分配系统模型,并对系统的去耦电容器进行详细设计;该模型的仿真结果与系统设计指标相比提高了约27.6%的电源利用率。
【图文】：

等效电路图,串扰,等效电路,时序

8图2-1 串扰等效电路dtdnoisemdriverIV L（2-2）dtdVnoisemdriverI C（2-3）公式 2-2 表示传输线 CD 由于变化的电流而产生的感应电压噪声；公式 2-3 表示传输线 CD 由于变化的磁场而产生的感应电流噪声。（3）总线时序（Timing）时序是高速电路设计中一个复杂的研究领域；在一个时钟周期内，必然产生一定数量的操作，必须在时序预算中划分某段时间分配给各种不同的操作[20]。在低频数字电路中，信号的处理时间周期较长，时序裕量较多，因此，，无需过多考虑低频电路的时序计算。而在高速电路中，信号的处理周期较短（皮秒级），且由于高速信号的反射及串扰等信号完整性问题的影响，导致时序裕量减少，为使信号能够在短时间内从发送端传输到接收端，需进行精确的时序分析与计算。本文涉及到的 DDR 内存电路系统中

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DDR内存设计流程
【学位授予单位】：安徽师范大学
【学位级别】：硕士
【学位授予年份】：2019
【分类号】：V243

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