机载高速视频采集时统设计与实现

发布时间：2020-05-18 21:30

【摘要】：伴随着现代航天航空科学技术的快速发展,在实际应用中对机载高速视频采集提出了越来越高的要求,而在现在的航空试验以及测试系统中,对时间的精度要求也是越来越高。因此,基于飞机测试试验在实际应用中的需求,本论文设计并实现了高速机载视频采集器的时统模块,主要的功能就是可以对接收到的时间B码进行解调,输出标准时间信息,为测试系统中其他设备提供统一的时间标准。IRIG_B格式时间码是现在国际通用的一种常见的进行时间同步的标准,使用B码来进行授时完全满足机载高速视频采集系统在试验中的要求。本论文以B码的授时手段为基础,首先完成机载高速视频采集器的时统模块的硬件电路设计,之后使用Verilog HDL硬件语言进行了程序设计,最后对设计完成的板卡进行了板卡调试与系统联调,验证了时统板卡功能的实现。在进行硬件电路的设计时,主要根据实际的需求以及技术指标,借助Altium Designer软件完成了直流B码解调、交流B码解调、串口与网口通信以及电源电平转换的电路原理图设计。在进行程序设计时,本论文选用了业界应用最为广泛、使用最为流行的Verilog HDL语言,通过Quartus II平台完成程序的设计。而且在程序设计时采用了模块化的设计思路来完成B码的解调程序设计,最终实现了在FPGA中对B码的解调。这样的设计思路的优点在于不仅可以降低在程序设计时的复杂程度,而且对于程序在后期进行设计修改、调试以及进行维护时提供很大的方便。在论文的最后,通过搭建了测试平台,对设计完成的板卡进行了调试,不仅对板卡中各个板块进行了单独的调试,还将板卡放入设备中进行了系统的联调,最终验证了板卡的功能实现。最终测试结果表明:本设计中完成的机载高速视频采集时统模块能够正确输出标准时间,解码精度达到1ms,符合设计要求的精度;在与设备联调后,板卡能够正常工作并向外部提供标准的时间。本设计中完成的时统板性能比较稳定,具有很高的可靠性,另外还具有非常强的保密性,尤其重要的是在调试时非常方便,具有很广泛的实际应用价值。
【图文】：

界面图,界面,逻辑验证,硕士学位论文

西安电子科技大学硕士学位论文逻辑验证阶段可以不必过多考虑门级及工艺实现的具体细节，只需根据系统设计的要求施加不同的约束条件，即可设计出实际电路。在本论文的设计中，使用的是 QuartusII 13.1 版本的软件，并采用了 Verilog HDL语言来完成对 FPGA 的程序设计。图 4.1 给出的是 QuartusII 程序的设计界面。

分频,时钟

[34]。对于分频的仿真如图 4.3 所示。图4.3 时钟的分频仿真使用 1MHz 频率的时钟对信号脉宽计数时，对于高电平持续时间为 2ms、5ms 和8ms 的代码的最终标准结束结果应该为 2000、5000 和 8000，这样的计数结果数值相对来说不是特别的大，在很大程度上节约了大量的芯片资源，提高对芯片的利用效率，，另一方面，这 3 个计数计数结果之间相差比较大，即使在外界环境中存在一定的噪声干扰，导致计数结果之间出现重叠存现象的情况也基本不会出现，这就大幅度的避免了对逻辑出现判断错误的可能。将分频后的周期为 1us 的信号作为参考基准，然后在IRIG_B 码出现高电平时对这个参考基准进行脉冲计数
【学位授予单位】：西安电子科技大学
【学位级别】：硕士
【学位授予年份】：2018
【分类号】：V243

【参考文献】