八位MCU的UART设计

发布时间：2017-10-27 07:21

  本文关键词：八位MCU的UART设计

  更多相关文章： UART MCU 异步 同步 波特率

【摘要】：UART是用来将传输数据由并行格式转变成串行格式,或将传输数据由串行格式转变成并行格式。单片机的功能越来越强大,应用性越来越强,应用范围也越来越广,基于应用过程中通信的需求,现在绝大部分MCU芯片也都集成有UART功能。如果MCU芯片中没有集成UART,通信时则需要软件实现UART功能,这将占用CPU时间而且比硬件实现UART价格高,而且这使得MCU芯片与别的处理器之间进行的数据传输变得比较复杂。为了使MCU在进行通信时有着很高的灵活性,我们可以在进行MCU的设计时就直接集成UART模块,并能保证可靠性和稳定性。现在数字IC的设计基本上都是采用自顶向下的设计方法,编写硬件描述语言对硬件功能逐层的进行描述,利用仿真软件对设计进行逐层的功能验证。在前仿真没有问题后,就可以用综合工具将其中需转变为具体电路的模块组合综合到器件库所对应的门级电路网表。然后,利用自动布局布线工具再将网表转换为需要实现的实际电路布线结构。在进行数据通信时,要遵循数据通信协议,这样才能保证数据通信的正确性与可靠性。在进行接收数据时,UART对外部串行发送来的数据进行接收,在接收完成时产生接收中断标志,并将传输数据由串行格式转变成并行格式,还可验证接收到数据的正确性。在进行数据的发送时,UART会将从发送缓冲寄存器读取的并行数据转变成串行格式,并在一帧有效数据前附加上一位起始位,在有效数据位之后加上一位可选的奇偶校验位和一位停止位,并在发送完成时产生发送中断标志,可以验证发送数据的正确性。本文所设计的UART是集成在一个8位单片机上一个模块,拥有高精度的波特率发生器。该UART有四种工作模式可供选择,以满足不同应用环境下的通信需求。模式0是8位同步模式,波特率为系统时钟频率的1/12。模式1是8位异步模式,波特率可通过定时器1或定时器2确定。模式2是9位异步模式,波特率为系统时钟频率的1/32或1/64。模式3是9位异步模式,波特率可通过定时器1或定时器2确定。UART的发送和接收中断标志是相互独立的,并能够实现奇偶校验,异步串行数据的收发是全双工的,还能够工作在多主机通信模式。通过仿真和测试,验证了UART在8位MCU上的功能的正确性,能够满足应用的需求。随着集成电路产业的发展,IC设计技术越来越先进,低功耗设计的重要性也越来越明显。本UART在进行设计时,对低功耗设计的考虑只进行了一点,所以本设计可以在这方面做进一步的优化和探索。
【关键词】：UART MCU 异步 同步 波特率
【学位授予单位】：西安电子科技大学
【学位级别】：硕士
【学位授予年份】：2015
【分类号】：TP368.1
【目录】：

• 摘要5-7
• ABSTRACT7-12
• 符号对照表12-13
• 缩略语对照表13-16
• 第一章 绪论16-20
• 1.1 选题背景和现实意义16-17
• 1.2 UART现状17
• 1.3 MCU现状17-18
• 1.4 论文的主要工作和结构18-20
• 第二章 MCU的UART设计原理20-44
• 2.1 串行异步通信协议20-26
• 2.1.1 串.通信概念20-23
• 2.1.2 串行异步通信协议23-26
• 2.2 MCU结构26-37
• 2.2.1 中央处理器（CPU）26-28
• 2.2.2 存储器28-29
• 2.2.3 I/O端29
• 2.2.4 中断控制器29-30
• 2.2.5 时钟系统30-31
• 2.2.6 供电系统31-32
• 2.2.7 功耗管理32
• 2.2.8 复位32-33
• 2.2.9 数字子系统33-36
• 2.2.10模拟子系统36-37
• 2.3 硬件设计37-44
• 2.3.1 EDA技术37-38
• 2.3.2 硬件描述语言38-40
• 2.3.3 硬件设计流程40-41
• 2.3.4 仿真软件VCS41-42
• 2.3.5 综合软件DC42-44
• 第三章 MCU的UART设计44-56
• 3.1 UART功能与框图设计44-45
• 3.2 UART寄存器配置45-47
• 3.3 波特率发生器设计47-49
• 3.4 接收模块设计49-51
• 3.5 发送模块设计51-54
• 3.6 接收和发送中断设计54
• 3.7 多主机通信模式设计54-56
• 第四章 UART的仿真与测试56-62
• 4.1 电路的仿真验证56-61
• 4.2 UART的综合61-62
• 第五章 总结与展望62-64
• 参考文献64-66
• 致谢66-68
• 作者简介68-69

【参考文献】

中国期刊全文数据库 前1条

1 陈永刚;杨海兴;;基于FPGA的通用异步收发器的设计[J];兰州交通大学学报;2010年01期

，

本文编号：1102489