高性能DSP内核的综合优化与验证

发布时间：2017-11-11 23:13

  本文关键词：高性能DSP内核的综合优化与验证

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【摘要】：FT-XXXX是国防科学技术大学自主研发的一款高性能多核DSP芯片,具有定浮点混合指令和自主设计的指令集结构,主要用于通信技术、图像处理等嵌入式应用。此芯片采用40nm工艺,主频设计目标为1GHz,片内存储容量达1MB。其中,内核的性能直接制约着整个芯片的性能,因此内核的优化工作非常重要。本文的主要工作和创新点如下:1、本设计在进行层次化综合时,提出了自动抽取约束的方式来设置子模块的约束,借助perl脚本,直接从顶层抽取出精确的约束,使得子模块的约束设置一次性成功,不需要任何迭代就可以取得非常好的综合结果,大大提高了工作效率。2、本设计启用了物理综合流程,并取得了显著效果:使用spg流程进一步提高了物理综合与物理设计之间的时序一致性;对布局做了一定的处理;针对拥塞问题提出了可行的解决方法。3、综合阶段,本文在传统的优化方法的基础上,提出并实现了时钟借用自动化的算法,这种算法可以使工具在综合结束之后自动进行可行的时钟借用,省去了手工分析时序、设置命令的麻烦,节省了人力资源,使工作效率得到了很大提高。4、本设计采用了定制的触发器。针对标准单元库中种类繁多的触发器,本设计进行了一定的筛选,只用其中特定种类特定倍数的六种触发器进行综合,并且结果基本不会恶化。不仅方便了物理设计时对触发器的掌控,而且大大减少了触发器定制组的工作量。5、为了解决由于布局原因带来的时序问题,本设计在综合后的门级网表中手工插入了Feedthrough,使本设计在物理设计阶段的时序、面积、功耗都有了很大改善。6、本文对本设计在各个阶段进行形式化验证时所遇到的问题进行了分析解决。另外,针对工作过程中发现的一些问题进行了分析,并给出了工程中所使用的解决办法。目前,本芯片处于待流片阶段,使用以上方法对其内核进行优化以后,物理设计阶段的建立时间已基本满足要求。
【学位授予单位】：国防科学技术大学
【学位级别】：硕士
【学位授予年份】：2015
【分类号】：TP332

【参考文献】

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本文编号：1173284