M-DSP标量访存控制器的设计与验证

发布时间：2017-11-26 03:24

  本文关键词：M-DSP标量访存控制器的设计与验证

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【摘要】：应用需求的快速增长,对DSP的性能要求不断提高,促使DSP不断使用新的体系结构并向着多核发展。随着制造工艺和IC设计技术的不断提高,集成电路芯片的集成度一直按照摩尔定律发展,但中央处理器与存储器性能的差距形成的“存储墙”问题成为限制微处理器性能进一步提升的瓶颈,在多核结构中尤为严重。如何在多核DSP中缓解“存储墙”问题,并高效维护数据的一致性是设计人员面临的重大挑战。M-DSP是课题组自主研发的一款32位高性能多核DSP,每个DSP内核采用了支持标量和向量并行执行的VLIW结构,在同一周期支持11条指令的并行发射,具有较高的指令级、数据级并行性和峰值性能。本文基于M-DSP的多核结构和功能设计需求,设计了其DSP内核的标量访存控制器(Scalar Memory Access Controller,SMAC),实现了包括一级数据Cache(L1Dcache)在内的标量访存流水线,同时以较低的硬件开销实现了可编程的标量数据Cache一致性维护机制。本文的主要工作和创新点体现在以下几个方面:第一,设计了一套支持半字(16bit)、字(32bit)、双字(64bit)、四字(128bit)四种访存粒度、多种寻址方式的标量访存指令集及编码。第二,设计了可分别访问共享数据空间和私有/共享配置空间的标量数据访存流水线,实现了访存指令的译码、地址计算、访存和数据选择与返回等功能。第三,支持可配置的Cacheable/Un-cacheable访问属性,设计实现了64KB容量的L1DCache。第四,支持程序员可编程的L1DCache数据写回、作废的操作。设计了L1DCache写回、作废控制寄存器,并实现了全流水的写回、作废功能。第五,支持标量访存指令对M-DSP核内私有配置空间和共享同步单元在内的共享配置空间的访问。设计实现了配置访问流水线和共享同步单元,为基于程序员可编程的多核数据一致性维护方法提供了低开销的硬件支持。第六,对设计进行了全面的多层次功能验证。利用System Verilog搭建模块级验证平台,采用断言、带约束的随机激励等方法实现了覆盖率驱动的功能验证;针对单核系统级验证平台需求,编写单核外围存储模型;使用汇编激励进行系统级验证。验证结果表明,设计功能正确,代码覆盖率接近100%。最后,在某厂家40nm工艺、1.5GHz主频设计约束下,对设计进行逻辑综合、时序优化和结果分析,时序满足设计要求。
【学位授予单位】：国防科学技术大学
【学位级别】：硕士
【学位授予年份】：2015
【分类号】：TP332

【参考文献】

中国期刊全文数据库 前3条

1 高德远;田杭沛;朱怡安;;软件无线电的可重构流处理器体系结构[J];航空学报;2008年06期

2 陆丽婷;;对Cache一致性问题的探讨[J];长江大学学报(自科版)理工卷;2007年02期

3 袁爱东,董建萍;基于目录的一致性协议浅析[J];计算机工程;2004年S1期

中国重要会议论文全文数据库 前1条

1 杜鹏;陈海燕;陈俊杰;;一种面向多核DSP的一级数据Cache的设计与实现[A];第十八届计算机工程与工艺年会暨第四届微处理器技术论坛论文集[C];2014年

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本文编号：1228403