面向未来通信算法的多核处理器存储系统设计与实现

发布时间：2017-11-26 09:22

  本文关键词：面向未来通信算法的多核处理器存储系统设计与实现

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【摘要】：频谱资源已经严重影响到下一代无线通信的发展。如何有效提高无线通信中有限的频谱资源利用率,成为了未来无线通信技术需要解决的关键问题。脏纸编码技术(Dirty Paper Coding,DPC)由于能很好的达到无线通信系统的容限,而成为未来通信的关键技术。DPC算法是一种典型的计算密集型应用,具有高度的数据并行性特征,DPC算法基本操作满足生产者-消费者模式。处理器是研究通信算法的核心,目前对多核处理器的研究多数是面向桌面和高性能服务器等较宽范围应用领域,而无法满足通信算法对处理器平台的需求。面向未来通信算法的多核处理器是一款特别针对通信算法研究而设计的高性能新型体系结构处理器,该处理器能支持同时多线程(SMT)和单指令流多数据流(SIMD),能有效实现DPC算法的功能和性能评测,研究成果对下一代无线通信技术发展具有很大的理论和实际意义。本课题组在深入研究了DPC算法和多核处理器体系结构的基础上,提出了一种新型并行体系结构,并对单芯片多核处理器(CMP)中关键技术进行研究。本文在深入研究了DPC算法对访存需求特征与多核处理器存储系统设计相关基础上,承担了面向未来通信算法的多核处理器存储系统设计的部分工作。本文设计了共享二级存储的多级层次存储结构。为了扩展物理地址空间,本文设计实现了分离的数据存储管理单元(MMU)。本文设计实现了一级私有Cache(L1-Cache)结构。DPC算法对数据空间访问频繁,存在不规则访存的数据局部性,数据处理符合生产者-消费者处理模型。针对该算法既需要传统Cache作为片上共享缓存,又需要便笺存储器(ScratchPad Memory,SPM)作为片上共享存储的多访存特征,本文设计了共享混合的L2-Cache/SPM存储结构,有效降低了访存延迟,提高了CMP存储系统的性能。本文使用了verilog HDL对存储系统的部分设计完成了RTL描述,然后在基于VCS软件模拟器平台上完成了对存储系统的RTL仿真,保证了设计工作的正确性。最后使用Design Complier逻辑综合工具在某公司90nm工艺库下对完成的模块进行了逻辑综合优化。
【学位授予单位】：国防科学技术大学
【学位级别】：硕士
【学位授予年份】：2014
【分类号】：TP332
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本文编号：1229335