众核处理器的共享一级指令缓存研究

发布时间：2018-02-24 13:15

  本文关键词： 众核处理器 指令缓存 结构优化　出处：《计算机工程与科学》2017年05期 　论文类型：期刊论文

【摘要】：众核处理器设计在芯片面积上受到了巨大挑战,如何将有限的芯片面积投入到运算能力中,是众核处理器体系结构研究的热点。聚焦众核处理器的指令缓存结构设计,研究通过在多核核心之间共享一级指令缓存,以获取指令系统及处理器流水线性能的提升。给出了共享指令缓存的结构设计,对该结构进行了节拍级精确的性能模拟,并通过RTL级代码的综合得到了面积开销和时序指标。测试结果表明,共享指令缓存可以降低11%~27%的缓存脱靶率,提升4%~7%的流水线性能。
[Abstract]:The design of multi-core processor is facing a great challenge in the chip area. How to put the limited chip area into the computing power is a hot topic in the research of the architecture of the multi-core processor, focusing on the instruction buffer structure design of the multi-core processor. In order to improve the performance of instruction system and processor pipeline, the structure design of shared instruction cache is presented, and the performance simulation of this structure is given. The area overhead and timing index are obtained by synthesizing the RTL code. The test results show that the shared instruction cache can reduce the miss rate of 11% buffer and improve pipeline performance of 4% or 7%.
【作者单位】： 数学工程与先进计算国家重点实验室;
【基金】：国家863计划(2015AA01A301) 国家“核高基”重大专项(2013ZX01028001001001)
【分类号】：TP332

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本文编号：1530361