基于AXI总线串行RapidIO端点控制器的FPGA实现

发布时间：2018-03-04 19:09

  本文选题：串行RapidIO　切入点：AXI总线　出处：《北京大学学报(自然科学版)》2014年04期 　论文类型：期刊论文

【摘要】：针对现代高性能嵌入式系统高速串行RapidIO(SRIO)信号接入的应用需求,提出一种基于AXI总线的SRIO端点控制器IP核设计方案。以XC5VLX220-FF1760现场可编程门阵列芯片为目标器件,利用硬件设计实现SRIO接口电路。该方案采用合理的硬件结构,能够提高信息采集和输出的时效性。此外,AXI总线能够使SRIO端点控制器IP核更方便地集成到SoC芯片中,可以在片内提供更高的数据传输带宽。利用SRIO协议实现的FPGA内置多DSP IP核,读写操作速率能稳定地达到每通道3.125 Gb/s,表明所提出的IP具有高性能。
[Abstract]:Aiming at the application requirement of high-speed serial RapidIOO signal access in modern high performance embedded system, a design scheme of SRIO endpoint controller IP core based on AXI bus is proposed. XC5VLX220-FF1760 field programmable gate array chip is used as the target device. The SRIO interface circuit is designed by using hardware. The scheme adopts reasonable hardware structure, which can improve the timeliness of information collection and output. In addition, the IP core of SRIO endpoint controller can be integrated into SoC chip more conveniently. It can provide higher data transmission bandwidth on the chip. The FPGA embedded multi-#en2# IP core based on SRIO protocol, and the read / write operation rate can reach 3.125 GB / s per channel stably, which shows that the proposed IP has high performance.
【作者单位】： 北京大学信息科学技术学院;
【基金】：国家自然科学基金(61179029)资助
【分类号】：TP332

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本文编号：1566920