基于Booth算法的32位流水线型乘法器设计

发布时间：2018-04-01 01:08

  本文选题：Booth算法　切入点：Wallace树　出处：《微电子学与计算机》2014年03期

【摘要】：为了减少乘法指令在保留站中的等待时间,设计了一款32位流水线型乘法器,该乘法器将应用于作者设计的一款超标量处理器中.该乘法器应用了改进型的booth编码算法,对部分积生成电路进行了优化,并采用了4-2压缩器与3-2压缩器相结合的Wallace树型结构对部分积进行压缩,最后再根据各级的延迟,在电路中插入了流水线寄存器,使其运算速度得到了提高.该乘法器使用GSMC 0.18μm工艺进行综合.经过仿真验证,该乘法器大大减少了在保留站中等待执行的乘法指令的完成时间,使每个时钟周期都有一条新的乘法指令被发送至乘法器进行运算.
[Abstract]:In order to reduce the waiting time of multiplication instruction in reserved station, a 32-bit pipeline multiplier is designed, which will be applied to a superscalar processor designed by the author. The multiplier uses an improved booth coding algorithm. The partial product generation circuit is optimized, and the Wallace tree structure of 4-2 compressor and 3-2 compressor is used to compress the partial product. Finally, pipeline register is inserted into the circuit according to the delay at all levels. The multiplier is synthesized by GSMC 0.18 渭 m process. The simulation results show that the multiplier greatly reduces the completion time of the multiplication instructions waiting to be executed in the reserved station. Make each clock cycle have a new multiplication instruction sent to the multiplier for operation.
【作者单位】： 同济大学电子科学与技术系;
【分类号】：TP332.22

【参考文献】

相关期刊论文 前5条

1 陈海民;李峥;谢铁顿;;基于Radix-4 Booth编码的乘法器优化设计[J];计算机工程;2012年01期

2 常静波,郭立;一种3级流水线wallace树压缩器的硬件设计[J];微电子学与计算机;2005年01期

3 李军强;李东生;李奕磊;周志增;;32×32高速乘法器的设计与实现[J];微电子学与计算机;2009年12期

4 许琪,原巍,沈绪榜;一种新的树型乘法器的设计[J];西安电子科技大学学报;2002年05期

5 栾玉霞,李存志;32×32乘法器的一种设计[J];西安电子科技大学学报;2004年01期

【共引文献】

相关期刊论文 前10条

1 宋静,姚晟;计算机性能评价与测试的主观误区研究[J];安庆师范学院学报(自然科学版);2005年01期

2 余洪敏;陈陵都;刘忠立;;FPGA中专用可重构乘法器的设计(英文)[J];半导体学报;2008年11期

3 林飞;申敏;;ARM926EJ-S处理器中Cache一致性问题的探讨[J];重庆邮电大学学报(自然科学版);2007年02期

4 周婉婷;李磊;;基4BOOTH编码的高速32×32乘法器的设计与实现[J];电子科技大学学报;2008年S1期

5 殷婧;;Cache结构的低功耗可重构技术研究[J];单片机与嵌入式系统应用;2009年01期

6 邵磊;张树丹;于宗光;;基于改进的混合压缩结构的Wallace树设计[J];电子与封装;2007年09期

7 袁巍;王东兴;;DVB-T中的FFT设计与实现[J];电子技术;2008年03期

8 董健;张雅绮;滕建辅;李锵;;混合压缩比结构16×16阵列乘法器设计[J];电子技术应用;2005年12期

9 陈钦树,文爱军,雷海军;一种新型乘法累加器IP设计[J];湖南工程学院学报(自然科学版);2004年03期

10 王仁平;何明华;魏榕山;陈群超;;32×32高性能乘法器的全定制设计[J];福州大学学报(自然科学版);2012年05期

相关博士学位论文 前6条

1 郭御风;面向多核微处理器芯片的高效能I/O体系结构及其实现技术[D];国防科学技术大学;2010年

2 沈立;动态VLIW体系结构关键技术研究与实现[D];国防科学技术大学;2003年

3 马湘宁;二进制翻译关键技术研究[D];中国科学院研究生院（计算技术研究所）;2004年

4 刘群;基于可扩展对象的海量存储系统研究[D];华中科技大学;2006年

5 邓亚丹;面向共享Cache多核处理器的数据库查询执行优化技术研究[D];国防科学技术大学;2009年

6 刘彩霞;基三片上多核系统TriBA存储体系关键技术研究[D];北京理工大学;2010年

相关硕士学位论文 前10条

1 朱建卫;基于RISC结构的微控制器分析与设计[D];江南大学;2011年

2 张子男;MD32存储系统软/硬件协同设计的研究[D];浙江大学;2003年

3 朱少波;基于GCC开发C编译器的研究与实践[D];浙江大学;2003年

4 严励;面向DSP的系统软件开发研究与应用[D];浙江大学;2003年

5 贺鹏;大规模、多端口高速寄存器文件全定制设计与实现[D];国防科学技术大学;2005年

6 曹卫;非对称算法空间可重组逻辑研究与SoC设计[D];贵州大学;2006年

7 费青松;基于FPGA的变码速率调制技术研究与设计[D];哈尔滨工业大学;2006年

8 孙传名;高性能数字信号处理器的设计与实现[D];上海交通大学;2007年

9 凌智强;支持并行整数乘的双通路浮点融合乘加结构的研究与实现[D];国防科学技术大学;2006年

10 雒雄;基于FPGA的MCS-51核的VHDL语言设计与实现[D];中南大学;2007年

【二级参考文献】

相关期刊论文 前10条

1 于敦山,沈绪榜;32位定/浮点乘法器设计[J];半导体学报;2001年01期

2 李伟;戴紫彬;陈韬;;基于跳跃式Wallace树的低功耗32位乘法器[J];计算机工程;2008年17期

3 王辉;刘宏伟;张慧敏;;基于Montgomery的RSA高速低成本实现[J];计算机工程;2009年22期

4 傅志晖,程东方,梅其元,李娇,薛忠杰,吴鼎祥;32位浮点阵列乘法器的设计及算法比较[J];微电子学;2003年03期

5 许琪,沈绪榜,钱刚,李莉,赵宁;LSRISC 32位浮点阵列乘法器的设计[J];微电子学与计算机;2001年04期

6 刘建军,王东琳,李立健;一种新的布斯编码器结构[J];微电子学与计算机;2004年05期

7 李磊;赵建明;;高速可重组16×16乘法器的设计[J];微电子学与计算机;2007年06期

8 李楠;喻明艳;;16×16快速乘法器的设计与实现[J];微电子学与计算机;2008年04期

9 许琪,原巍,沈绪榜;一种新的树型乘法器的设计[J];西安电子科技大学学报;2002年05期

10 赵忠民;林正浩;;一种改进的Wallace树型乘法器的设计[J];电子设计应用;2006年08期

【相似文献】

相关期刊论文 前10条

1 梁峰;邵志标;雷绍充;孙海s，

本文编号：1693277