基于FPGA的DDR存储器突发读取设计技术

发布时间：2018-04-02 03:37

  本文选题：DDR存储器　切入点：PCI总线　出处：《国外电子测量技术》2016年06期

【摘要】：针对大规模采集数据读取时间较长的问题,特别是PCI总线接口的微处理器,采用单周期读取方式时,将会严重影响采集数据的实时处理。通过在FPGA中设计PCI接口控制器和DDR控制器,将PCI总线接口协议转换到内部自定义局部总线,采用双端口FIFO作为时序同步控制缓冲器,同步内部局部总线和DDR控制器,从而解决了微处理器对DDR存储器突发读取的时序同步问题,实现了大规模采集数据的快速上传。
[Abstract]:In order to solve the problem of long reading time of large scale data acquisition, especially the microprocessor with PCI bus interface, the single cycle reading mode is adopted. Through the design of PCI interface controller and DDR controller in FPGA, the interface protocol of PCI bus is converted to the internal custom local bus, and the dual port FIFO is used as the timing synchronization control buffer. By synchronizing the internal local bus and the DDR controller, the problem of timing synchronization for the burst reading of the DDR memory by the microprocessor is solved, and the fast uploading of the data collected on a large scale is realized.
【作者单位】： 中国电子科技集团公司第四十一研究所;电子信息测试技术安徽省重点实验室;
【分类号】：TP333

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本文编号：1698646