DDR2 SDRAM控制器IP功能测试与FPGA验证

发布时间：2018-05-10 15:47

  本文选题：DDR控制器 + NiosII　； 参考：《微电子学》2016年02期

【摘要】：完成挂载在AHB上对DDR2SDRAM进行操作的DDR2控制器IP模块的设计,并通过了相关的读写测试。利用Altera的Qsys平台,将得到的DDR2控制器IP挂载到NiosII上,搭建SoPC系统,完成软硬件协同验证。验证结果表明,该IP在StratixIV的FPGA核心芯片上共占用287个逻辑单元,DDR2的工作频率可达200MHz。同时,开发出了一套将AHB总线接口的IP挂载到NiosII Avalon总线上进行FPGA验证的通用方法。
[Abstract]:The IP module of DDR2 controller which is mounted on AHB to operate on DDR2SDRAM is designed, and the test of reading and writing is carried out. Using the Qsys platform of Altera, the DDR2 controller IP is mounted on the NiosII, the SoPC system is built, and the hardware / software co-verification is completed. The verification results show that the IP can use 287-bit logic unit DDR2 on the FPGA core chip of StratixIV. The working frequency of the IP can reach 200MHz. At the same time, a general method to mount IP of AHB bus interface to NiosII Avalon bus for FPGA verification is developed.
【作者单位】： 清华大学微电子所;
【基金】：国家高技术研究发展计划(863计划)资助项目(2011AA010405) 国家电网公司资助项目(SGRI-WD-71-13-008)
【分类号】：TP333

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本文编号：1869914