可重构视频阵列处理器中全局控制器的设计与实现

发布时间：2018-06-19 08:27

  本文选题：可重构 + 视频阵列处理器　； 参考：《微电子学与计算机》2017年11期

【摘要】：提出了一种基于可重构阵列处理器的视频编解码方案,重点描述面向算法切换与资源调整的全局控制器设计方法,通过层次化编程网络将阵列处理器与主机接口相连,从而实现对视频阵列处理器计算资源的控制与管理.实验结果表明,该全局控制器支持多种模式的指令加载以及计算数据的反馈,在现场可编程门阵列(Field Programmable Gate Array,FPGA)上最高工作频率可达539.96MHz,相较于同类型阵列结构,全局控制器的执行周期降低了50%.
[Abstract]:A video coding and decoding scheme based on reconfigurable array processor is proposed. The design method of global controller for algorithm switching and resource adjustment is described emphatically. The array processor is connected with host interface through hierarchical programming network. In order to control and manage the computing resources of video array processor. The experimental results show that the global controller supports instruction loading in various modes and feedback of calculation data. The maximum operating frequency of the controller on Field Programmable Gate Arraygate FPGAis 539.96 MHz, compared with the same type of array structure. The execution period of the global controller is reduced by 50%.
【作者单位】： 西安邮电大学电子工程学院;
【基金】：国家自然科学基金项目(61272120,61634004,61602377) 陕西省自然科学基金资助项目(2015JM6326) 陕西省科技统筹创新工程项目(2016KTZDGY02-04-02)
【分类号】：TP332

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本文编号：2039253