双域可重构CIOS模乘器的研究与设计

发布时间：2018-08-28 07:13

【摘要】：为提高ECC处理器中模乘的运算速度,并支持长度可重构的双域(素域和二元域)模乘计算,分析了CIOS模乘算法的并行性,提出了适用于硬件并行加速的双参数CIOS算法,设计了6级流水线以及多字数据并行运算的模乘硬件电路,可实现1 152位以内任意长度的双域模乘运算。在CMOS 0.18μm工艺库下综合并布局布线,电路最大时钟频率为238MHz。与其他文献的运算时间相比,160~1 024位模乘运算时间减少了17%~40%。
[Abstract]:In order to improve the operation speed of modular multiplication in ECC processor and support the computation of modular multiplication in two fields (prime domain and binary domain) with reconfigurable length, the parallelism of CIOS modular multiplication algorithm is analyzed, and a two-parameter CIOS algorithm suitable for hardware parallel acceleration is proposed. The hardware circuit of modular multiplication for 6 stage pipeline and multi word data parallel operation is designed, which can realize double domain modular multiplication with arbitrary length within 1 152 bits. The circuit is synthesized and wired in CMOS 0.18 渭 m process library. The maximum clock frequency of the circuit is 238 MHz. Compared with other literatures, the operation time of 1600 / 1024 bit modular multiplication is 17 / 40 less than that of other literatures.
【作者单位】： 解放军信息工程大学;复旦大学专用集成电路与系统国家重点实验室;
【基金】：国家自然科学基金资助项目(61404175)
【分类号】：TP332

【参考文献】

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【共引文献】

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【二级参考文献】

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本文编号：2208672