基于FPGA的六级流水线MIPS处理器设计

发布时间：2018-12-21 16:27

【摘要】：设计出了一种兼容MIPS指令集的32位六级流水线嵌入式处理器.六级流水线的划分平衡了各个阶段的任务.并详细介绍了数据冲突和控制冲突的解决方法.该处理器使用FPGA实现,在DE2芯片上的运行时钟频率可达81.7 MHz.最后给出了设计的综合结果,并对该设计进行了软件仿真和硬件验证.
[Abstract]:A 32-bit 6-stage embedded processor compatible with MIPS instruction set is designed. The division of the six-stage pipeline balances the tasks of each stage. The solutions of data conflict and control conflict are introduced in detail. The processor is implemented with FPGA, and the clock frequency on the DE2 chip can be up to 81.7 MHz.. Finally, the synthetic results of the design are given, and the software simulation and hardware verification are carried out.
【作者单位】： 南京航空航天大学计算机科学与技术学院;
【分类号】：TP332

【参考文献】

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【共引文献】

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【二级参考文献】

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