基于FPGA的三操作数前导1预测算法的设计与性能分析

发布时间：2019-06-19 19:32

【摘要】：针对传统算法的局限,在FPGA平台上设计了直接处理三操作数的前导1预测算法的完整实现方案,可以有效缩短关键路径延时和功耗.重点设计出了三操作数的编码树结构,并依据预编码规则,在FPGA硬件验证平台上对系统结构合理模块化,且采用硬件描述语言VerilogHDL对部分功能进行编程,优化了设计过程,仿真结果表明,设计完成的算法结构较传统算法在关键路径延时上减少36.15%,功耗降低39.20%.
[Abstract]:Aiming at the limitation of traditional algorithm, a complete implementation scheme of preamble 1 prediction algorithm which directly deals with three operands is designed on FPGA platform, which can effectively shorten the critical path delay and power consumption. The coding tree structure of three operands is designed, and according to the precoding rules, the system structure is reasonably modularized on the FPGA hardware verification platform, and some functions are programmed by hardware description language VerilogHDL, and the design process is optimized. the simulation results show that the designed algorithm structure reduces the critical path delay by 36.15% and the power consumption by 39.20% compared with the traditional algorithm.
【作者单位】： 河北工业大学计算机科学与软件学院;天津理工大学自动化学院;河北工业大学电气工程学院;
【基金】：国家自然科学基金(31100711) 河北省高等学校科学技术研究青年基金(20111122) 河北省交通运输厅科学技术项目计划(Y2011087)
【分类号】：TP332

【参考文献】

相关期刊论文 前2条

1 李星;胡春媚;李勇;李振涛;;前导1预测算法的设计与实现[J];计算机科学;2013年04期

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【共引文献】

相关期刊论文 前5条

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2 何军;黄永勤;朱英;;分离通路浮点乘加器设计与实现[J];计算机科学;2013年08期

3 刘杰;易茂祥;;6加数并行加法器及扩展接口的研究[J];微电子学与计算机;2009年12期

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5 李勇;秦海阳;李振涛;;108位前导0计数器的电路设计与优化[J];微电子学与计算机;2015年04期

相关硕士学位论文 前3条

1 张峰;一种128位浮点乘加融合部件的研究与实现[D];国防科学技术大学;2007年

2 侯申;浮点乘加部件流水站中关键模块的全定制设计[D];国防科学技术大学;2008年

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【相似文献】

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本文编号：2502584