一种改进型Data-aware结构的亚阈值SRAM电路

发布时间：2019-07-06 20:06

【摘要】：针对传统Data-aware结构SRAM读操作过程中出现的行半选择带来的功耗浪费问题,提出了一种改进型data-aware 9T结构的SRAM电路.与传统SRAM相比,该结构通过Cross-Point读的访问方式解决了读过程中被选中行中,由于半选择单元存在读通路引起的位线功耗浪费问题.实验数据表明,提出的SRAM电路,至多可以降低514%位线上消耗的功耗.测试电路采用0.13μm工艺,设计了一个16kb SRAM电路,工作电压为420mV,平均功耗为5.37μW.
[Abstract]:In view of the power consumption waste caused by the row half selection in the SRAM reading operation of the traditional Dataaware structure, an improved dataware9T structure SRAM circuit is proposed. Compared with the traditional SRAM, this structure solves the power consumption of bit line power consumption caused by the reading path in the selected row by the CrossPoint reading process. Experimental data show that the proposed SRAM circuit can reduce the power consumption on 514%bit line. The test circuit adopts the 0.13渭m process, and a 16kbSRAM circuit is designed with the working voltage of 420mV and the average power consumption of 5.37渭W.
【作者单位】： 同济大学电子与科学技术系;上海交通大学微电子学院;
【分类号】：TP333

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本文编号：2511293