高速大容量数据记录仪的无效块信息列表动态刷新算法设计
发布时间：2019-08-09 16:15
【摘要】：针对流水线技术构建的高速大容量存储阵列,设计了一种基于FPGA的"无效块信息列表动态刷新算法"。系统以NAND型Flash为存储介质,以FPGA为逻辑控制中心,在其内部建立一个一维RAM实现了高速大容量存储系统的无效块信息的记录。仿真结果及可行性分析验证了"无效块信息列表动态刷新算法"的可行性,该算法建立的无效块信息列表的容量不受存储容量扩展的影响,减少了对FPGA内部资源的占用,在满足大容量存储的同时,且不影响高速存储。
【图文】：
电子器件第40卷图3无效块信息列表动态刷新算法工作流程图图5Flash无效块检测在线仿真时序图图4Flash无效块检测流程图图5为使用SignalTapⅡLogicAnalyzer软件对Flash执行无效块检测操作的在线仿真时序图，逻辑分析器的采样时钟周期选择Flash的写时钟twc(频率为30MHz)，图6为第0块无效块检测完毕后的局部放大时序图。由图6可以看出当某第0块无效块检测完毕后时，ram数据写使能ram_wren拉高(写有效)，并将检测结果标记到ＲAM中，随后ram的地址计数器ram_add加1，ram数据写使能ram_wren拉低(写无效)，开始执行下一块的无效块检测。由图5和图6可知检测一块共需要N1=1576个采样时钟，那么检测一块所需的时间tcheck为:tcheck=N1·twc≈52．53μs422
第2期张志伟，靳鸿等:高速大容量数据记录仪的无效块信息列表动态刷新算法设计图6局部放大后的仿真时序图图7为Flash芯片页编程操作部分时序图，Flash经过页编程的命令(80h)、地址加载及tADL之后，开始加载数据。数据加载完毕后，再经过页编程的命令(10h)加载和tWB之后，Flash进入页编程状态。图7Flash页编程操作部分时序图(1)页编程所有的命令和地址加载时间t1为t1=7twc(2)由芯片资料可知:tADL≥100ns，tWB≤100ns，取tADL=4twc(3)Flash写满一页所需的数据加载时间t2为t2=4096twc(4)Flash写满一页一共所需的加载时间tLOAD为136．9μs≤tLOAD=t1+tADL+t2+tWB≤137μstcheck＜tLOAD，即:执行一块无效块检测所需要的时间小于写满一页所需的加载时间，故满足当第n组Flash存储单元执行流水线操作，当前块的某一页的所有命令、地址和数据的加载结束时，第n+1组的相同块地址无效块检测已完成，从而验证了“无效块信息列表动态刷新算法”的可行性。4结束语本文主要介绍了一种高速大容量机载雷达实时图像数据记录仪，针对流水线技术构建的高速大容量存储阵列，设计了一种基于FPGA的“无效块信息列表动态刷新算法”，该算法建立的无效块信息列表的容量不受存储容量扩展的影响，减少了对FPGA内部资源的占用，在满足大容量存储的同时，且不影响系统的高速存储，为高速大容量存储系统的无效块检测提供了一种全新的手段，，且具有一定的通用性，可以扩展到所有类似Flash存储系统中，具有一定的使用价值。参考文献:［1］刘雪飞，马铁华，刘廷辉，等．基于NiosⅡ的新型弹载双备份数据记录仪［J］．火炮发射与控制学报，2015，36(4):59－63．［2］史玉健?
【作者单位】： 中北大学电子测试技术国家重点实验室;中北大学仪器科学与动态测试教育部重点实验室;
【分类号】：TP333
本文编号：2524884
【图文】：
电子器件第40卷图3无效块信息列表动态刷新算法工作流程图图5Flash无效块检测在线仿真时序图图4Flash无效块检测流程图图5为使用SignalTapⅡLogicAnalyzer软件对Flash执行无效块检测操作的在线仿真时序图，逻辑分析器的采样时钟周期选择Flash的写时钟twc(频率为30MHz)，图6为第0块无效块检测完毕后的局部放大时序图。由图6可以看出当某第0块无效块检测完毕后时，ram数据写使能ram_wren拉高(写有效)，并将检测结果标记到ＲAM中，随后ram的地址计数器ram_add加1，ram数据写使能ram_wren拉低(写无效)，开始执行下一块的无效块检测。由图5和图6可知检测一块共需要N1=1576个采样时钟，那么检测一块所需的时间tcheck为:tcheck=N1·twc≈52．53μs422
第2期张志伟，靳鸿等:高速大容量数据记录仪的无效块信息列表动态刷新算法设计图6局部放大后的仿真时序图图7为Flash芯片页编程操作部分时序图，Flash经过页编程的命令(80h)、地址加载及tADL之后，开始加载数据。数据加载完毕后，再经过页编程的命令(10h)加载和tWB之后，Flash进入页编程状态。图7Flash页编程操作部分时序图(1)页编程所有的命令和地址加载时间t1为t1=7twc(2)由芯片资料可知:tADL≥100ns，tWB≤100ns，取tADL=4twc(3)Flash写满一页所需的数据加载时间t2为t2=4096twc(4)Flash写满一页一共所需的加载时间tLOAD为136．9μs≤tLOAD=t1+tADL+t2+tWB≤137μstcheck＜tLOAD，即:执行一块无效块检测所需要的时间小于写满一页所需的加载时间，故满足当第n组Flash存储单元执行流水线操作，当前块的某一页的所有命令、地址和数据的加载结束时，第n+1组的相同块地址无效块检测已完成，从而验证了“无效块信息列表动态刷新算法”的可行性。4结束语本文主要介绍了一种高速大容量机载雷达实时图像数据记录仪，针对流水线技术构建的高速大容量存储阵列，设计了一种基于FPGA的“无效块信息列表动态刷新算法”，该算法建立的无效块信息列表的容量不受存储容量扩展的影响，减少了对FPGA内部资源的占用，在满足大容量存储的同时，且不影响系统的高速存储，为高速大容量存储系统的无效块检测提供了一种全新的手段，，且具有一定的通用性，可以扩展到所有类似Flash存储系统中，具有一定的使用价值。参考文献:［1］刘雪飞，马铁华，刘廷辉，等．基于NiosⅡ的新型弹载双备份数据记录仪［J］．火炮发射与控制学报，2015，36(4):59－63．［2］史玉健?
【作者单位】： 中北大学电子测试技术国家重点实验室;中北大学仪器科学与动态测试教育部重点实验室;
【分类号】：TP333
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本文编号：2524884
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