双精度浮点运算单元的设计

发布时间：2019-09-11 21:56

【摘要】：浮点数表示范围广、精度高，能够满足现代社会对信息精度的要求，同时浮点运算过程复杂，执行时间长，因而浮点运算单元（FPU，Floating Point Unit）是现代处理器中决定性能的关键部分。浮点融合乘加单元（MAF，Multiply-add Fused）用一条指令就可以执行乘加操作，代替了传统的先乘后加，减少了一次中间舍入，在提高结果精度的同时降低了延时。同时MAF也可以执行加、减、乘操作，在现代处理器中得到了广泛应用。在分析对比了传统浮点乘加结构和低延时浮点乘加结构之后，选取低延时浮点乘加结构作为设计模板，将其划分为三级流水线，并对其进行改进，设计出了支持非规格化数处理的双精度浮点乘加单元。第一级流水线实现尾数乘法和指数对阶；第二级流水线为规格化移位提前到主加法之前做准备，主要完成前导零判断和主加法结果符号判断；第三级流水线完成规格化移位及加法和舍入。进一步对设计进行优化。改进了对阶移位模块，避免了左右双向移位，同时改进结构使移位量的产生和移位操作并行进行；改进了前导零判断模块，推导出了支持三输入的前导零预测算法，并采用基于4:2优先编码器的优先编码树来实现；将第二级流水线中的加法器改为双通路半加结构，避免了规格化移位前全长的求补操作，提前进行了一部分规格化移位，填补了前导零判断模块的延时空隙。最后对设计结果进行仿真和综合。采用直接生成的测试向量进行验证，结果表明可以实现预期的乘加功能。在SMIC0.13μm工艺条件下进行综合，，结果表明，改进后的对阶移位模块在面积基本不变的情况下延时上减少了14.4%；支持三输入的前导零预测算法比二输入前导零预测算法在延时上减少了17.3%，面积上减少了21.5%。对优化后的浮点乘加单元进行综合，得到整个浮点乘加单元的延时是8.6ns，面积等效为8.9万个与非门。
【学位授予单位】：华南理工大学
【学位级别】：硕士
【学位授予年份】：2012
【分类号】：TP332

【参考文献】