基于ARM926EJ-S微处理器的存储层次结构设计与仿真

发布时间：2019-10-23 17:49

【摘要】：近年来，随着物联网被我国列为国家五大新兴战略性产业之一，，并写入“政府报告”，物联网在我国受到了社会各界的极大关注。嵌入式系统技术作为物联网的三大关键技术之一，对其进行的研究和设计有着很广阔的市场应用前景和实用价值。 ARM926EJ-S微处理器是ARM公司的一款高性价比的嵌入式微处理器，而基于ARM926EJ-S微处理器的存储层次结构的研究是整个嵌入式系统研究的重要部分，一定程度上来说，其存储层次结构的研究与设计对我国物联网的发展有着很大的推动作用。本文所做的主要工作如下： 1)首先对基于ARM926EJ-S微处理器的存储层次结构作了概括性的介绍，包括其内部的主要组成模块：内存管理模块(MMU)和高速缓存模块(Cache)； 2)随后重点研究了内存管理模块(MMU)、高速缓存模块(Cache)和写缓冲模块，包括各个模块的功能、设计要素和结构，并使用Verilog硬件描述语言设计了各个模块。在设计高速缓存模块时，改变了传统的写回缓冲结构，使其保存脏数据的效率提高了一倍，同时对AHB总线的利用率也提高了一倍； 3)最后使用ModelSim仿真软件对设计的各个模块进行了功能仿真，仿真覆盖了每个模块几乎所有的功能。仿真的结果表明本文所设计的存储层次结构完成了ARM926EJ-S微处理器内核对内存的所有的访问请求，并且满足了各个模块的所有功能要求，符合ARM926EJ-S对微处理器存储层次结构的要求。
【图文】：

缺失,模块,进制,内核

3.1 MMU 的功能仿真对 MMU 的主要功能进行了仿真，比如：MMU 的缺失和命中；TLB 模块略；TB 模块的转换表搜索过程；访问权限和 MMU 错误检查；使 TLB 条过程。.1 MMU 的缺失和命中仿真图 3.1 是微处理器内核访问 MMU 时，缺失的情况。从图 3.1 中我们可U 监测到微处理器内核发出读的访问请求(rd=1)后，TLB 根据发出的改进址(MVA_CPU=32’hff01_abc0，8 位 16 进制数)遍历内部的缓存器。由于在命中，MMU 发出一个周期的缺失信号(TLB_miss=1)，同时锁住所有模块(LOCK=1)。一直等到 TB 模块将数据准备好(pa_ready=1’b1，1 位 2 进制流水线(LOCK=0)。

模块,替换策略,条目,内核

充主 TLB 的同时，将 PA(PA=32’he0a0_abc0) 、 cacheable(cache=1) 和bufferable(bufferable=1)送给存储层次系统中的其他功能模块。图 3.2 是微处理器内核访问 MMU 时，命中的情况。图 3.2 中微处理器内核发出读的访问请求(MVA_CPU=32’hff01_a810)，在 MMU 的 TLB 中命中主 TLB 的第0 个条目，并且将 MVA 对应的 PA(PA=32’he0a0_a810)、cacheable(cacheable=1)和bufferable(bufferable=1)送出。图 3.2 MMU 模块命中的情况图 3.2 中改进的虚拟地址其实命中的就是，图 3.1 中 MMU 发生缺失后，填充到主 TLB 的第 0 个条目，所以我们可以看出两张图的 PA 高 22 位是同样的，且cacheable 和 bufferable 的值也是一样的。3.1.2 主 TLB 的替换策略仿真图 3.3 展示了主 TLB 的 Round_Robin 替换策略
【学位授予单位】：西安电子科技大学
【学位级别】：硕士
【学位授予年份】：2013
【分类号】：TP333

【参考文献】