LPDDR4中错误检查和纠错电路设计与静态时序分析

发布时间：2020-03-18 16:51

【摘要】：随着电子设备处理器运行速度的不断提升,对移动终端内存处理数据的速度也要相应的提高,在保证高速运行的同时也要保证数据的稳定性,而带有ECC(Error checking and correction)功能的LPDDR4-SDRAM(Low Power Double Rate SDRAM)可以在不中断当前运行状态的前提下对出错数据进行纠正,有效地提高了内存的稳定性。随着数字集成电路规模的飞速增长,关键路径的时序收敛已成为电路正常工作的重要标准,能够准确发现关键路径的静态时序分析(Static Timing Analysis)因具有近乎100%电路覆盖等优点而受到研究者广泛关注,尤其当芯片设计进入纳米级,片上工艺差和信号完整性也是静态时序分析研究的主要内容。论文研究内容来自于美光半导体一款用于移动通信终端的内存芯片设计项目,论文针对内存频率为2133MHz,工作电压为1v的LPDDR4-SDRAM芯片中ECC模块,基于全定制设计的静态时序分析方法,研究ECC模块在读操作、写操作以及掩蔽写操作中时序分析及其优化问题,并完成Verilog测试平台搭建及测试验证。该模块在算法得到优化的基础上,电路结构随之改变,对电路的理解要求较高,编写正确的constraint成为工作难点。本文针对电路结构的改变提出了一种根据数据翻转采集数据的方法,搭建测试平台精准的采集到了仿真数据。论文的主要工作包括:首先,在深入分析LPDDR4-SDRAM读写与掩蔽写操作时的时序特征,以及ECC模块在写入操作、读取操作和掩蔽写操作通路设计的基础上,提出针对ECC模块的单比特与多比特静态时序分析方案。其次,基于Synopsys的PrimeTime平台,完成全定制设计电路LPDDR4-SDRAM的ECC模块的静态时序分析。为了得到关键路径准确的时序信息,在完成静态时序分析无时序违反的前提下,基于关键路径的时序报告分析,通过编写Verilog搭建了一个测试平台。最后,基于该测试平台,分别编写三种操作的Pattern进行动态仿真,通过抓取经过关键路径,以及数据翻转与报告一致的数据作为LPDDR4-SDRAM的输入数据,从而分别得到读写以及掩蔽写操作的数据信息。测试结果表明:本文设计优化的ECC模块实现了对128比特数据进行1比特错误码的纠正,可以通过对算法的优化达到对多位错误码的纠正。写入操作测试结果表明:(1)数据在编码电路中的传播时间为957ps;(2)建立时间为404ps;均满足达到了小于1ns的设计要求。掩蔽写操作测试结果表明:(1)关键路径中数据在编码电路中的传播时间为849ps;(2)内部读操作时锁存器传输数据的建立时间为842ps;(3)内部写操作时锁存器传输数据的建立时间为494ps;均满足达到了小于1ns的设计要求。读取操作测试结果表明:(1)经过编码电路的读取时间为936ps;(2)锁存器传输校验码的建立时间为415ps;(3)三态门传输数据的时间为398ps;均满足达到了小于1ns的设计要求。
【图文】：

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【学位授予单位】：西安电子科技大学
【学位级别】：硕士
【学位授予年份】：2019
【分类号】：TP333;TN702

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