高可靠微处理器定时器及中断控制器研究

发布时间：2020-03-18 18:24

【摘要】： 随着计算机的工作环境由洁净环境拓宽到工业现场、野外以及外太空等恶劣环境中，微处理器的可靠性逐渐成为一个值得关注的课题。另外，随着微处理器制造工艺逐步采用纳米级制程，集成电路特征尺寸的减小，电源电压的降低和频率的升高，微处理器对串扰、电压扰动、电磁干扰以及辐射等各种噪声干扰变得更加敏感，并可能引发错误的操作，因此对微处理器的可靠性设计提出了更高的要求。 本文首先探讨了高可靠微处理器在RTL级设计时应考虑的加固策略，同时重点研究分析了三模冗余技术、时空三模冗余技术和EDAC技术。接着是运用这三种技术对R80515微处理器的定时器进行加固设计。在ModelSim SE中对加固后的定时器的可靠性进行仿真测试。在Xilinx ISE中综合实现，分析加固后定时器的面积开销和时间开销。综合考量各个方面后，选出加固定时器的最佳技术。最后重点研究了有限状态机的加固技术，并对中断控制器中的有限状态机进行了加固分析。
【图文】：

图2.5三模冗余后的关键路径图冗余技术的改进分析的小节中，本文分析出三模冗余技术在提高可的面积开销。在三模冗余技术日益成熟应用到电路焦到如何降低三模冗余的面积开销问题。从三模冗的存储器/寄存器上去降低面积开销是不可能的，但研究的。由于每个表决器功能都相同，在对一组存，运用分时复用的思想，完全可以做到用一个表决

存器/////////////////////////////////////寄存器///存存储器器器EDACCCCC组合电路路」EnAeeeee存储器器单单元元元译码器器器器1编码器器器单元元图2.10EDAC关键路径结构图器和译码器所需的逻辑单元的数量直接与寄存器/存此当寄存器/存储器单元位数增加时，关键路径的延时把16位的寄存器分解成两个8位的寄存器加固，这延，，这也是本文选择[12，8]海明纠错码加固R805技术的改进小节中可知，编码器和译码器是面积开销的主要部面积开销，可以让一个寄存器/存储器组共用一对编存器/存储器组而言，在一个时钟周期内通常只有一被使用，因此由多个寄存器/存储器单元共享一对编码进后的EDAC技术如图2.10所示。
【学位授予单位】：哈尔滨工程大学
【学位级别】：硕士
【学位授予年份】：2007
【分类号】：TP332.3

【引证文献】

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1 王源源;嵌入式系统底层软硬件可靠性保障技术研究及其应用[D];电子科技大学;2012年

本文编号：2589021