浮点32位DSP中DMA模块IP建库技术研究

发布时间：2020-03-22 19:14

【摘要】： 在对数字信号进行高速实时处理SOC芯片中,常常需要DSP核作为其主要的IP单元。C32浮点型DSP处理器是面向数字信号处理的,具有高度的实时性。本文主要研究了C32中DMA模块的IP软核设计工作。 DMA控制器是可编程的外围设备,它在不干涉CPU操作的情况下,传输数据块到存储器映射的任何位置。DMA有专用的片内地址和数据总线,所有DMA访问都通过DMA的专用总线,并且由DMA控制器控制。DMA可以被外部(INT3-0)、内部的(片内定时器和串口)中断触发运行,传输完成后可以向CPU发出中断请求。根据以上所提出的DMA功能及原理,本文首先对DMA模块行为级的设计作了介绍,将其细化到具体时序驱动的行为,阐述了模块内部的控制流和数据流信号之间的关系,建立了DMA模块行为模型。并在此基础上对该DMA的结构设计进行了详细介绍,按照一般数字系统的结构,分别设计了DMA的控制部分和数据传输部分,并对其主要电路模块进行了介绍。根据数字系统的TOP-DOWN设计流程,对DMA进行了RTL(Register Transfer Level,寄存器传输级)划分,完成了地址状态机、读写状态机、加减控制逻辑、加减单元、比较单元、中断产生单元等的设计。并采用Verilog HDL对其进行了RTL级描述,最后根据控制寄存器中START位和SYNC位的不同情况,对DMA整体作了仿真验证工作。仿真结果表明,该设计能完全满足系统要求。
【图文】：

硬件,软硬件协同设计,设计工作,最优化

第一章绪论件开销和较高的系统性能，在灵活性方面不如前两种。要有三个关键的支持技术：1) 软、硬件的协同设计技术。面向硬件的功能划分理论(Functional Partition Theory)。硬件和软件更 SOC 的重要特点，，也是 21 世纪 IT 业发展的一大趋势。2) IP 模有三种，即软核、固核和硬核。3) 模块界面间的综合分析技术块间的胶联逻辑技术(Glue Logic Technologies GLT)和 IP 模块综术等。

下降沿,上升沿,更新锁,寄存器

图 2.1 时钟波形一个完整的时钟周期定义为从 H3 的上升沿到下一个 H1 的下降沿的时常执行部件在 H3 为高电平时（以下简称做 H3 时）执行具体操作，在 H1 平时（以下简称做 H1 时）结果写回；而寄存器在 H3 时更新锁存内容，H出。（实际上在 H3 的下降沿时的时输入数据锁入寄存器。）表 2.1 时钟波形参数序号参数最小值最大值1 tf(H) 下降沿时间 3ns2 tw(HL) 低电平持续时间 Q-43 tw(HH) 高电平持续时间 Q-54 tr(H) 上升沿时间 3ns5 td(HL-HH) 延迟时间 0 4ns6 tc(H) 周期 33.3ns 606ns
【学位授予单位】：西安电子科技大学
【学位级别】：硕士
【学位授予年份】：2007
【分类号】：TP332

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