多核共享的高效存储控制模块研究与设计

发布时间：2020-03-28 01:29

【摘要】：随着互联网服务的爆炸性增长,网络对核心交换机/路由器要求也与日俱增。例如,WAN(Wide Area Network)路由器带宽已达到OC-768(40Gbps)。这要求网络设备必须具有高速业务处理能力。片上多核处理器通过在单个芯片上集成多个处理器核,极大地增强了芯片的计算能力,因此现代网络处理器广泛采用MPSoC结构。同时,这也意味着处理器需要更多数据,对访存的要求更高,访存控制已成为影响网络处理器性能的关键因素。本文结合网络处理器芯片的研制需求,研究了面向网络处理器的多核共享SRAM控制技术,设计并实现了多核共享的高效存储控制模块。多核SoC中,必须对多种指令进行优先级排队。考虑到采用单一的仲裁机制不能满足网络处理器线速处理数据要求,而采用复杂的仲裁机制,硬件实现开销大,本文采用了分层仲裁策略,第一层采用固定优先级仲裁算法,第二层选择轮转优先级算法,既对优先性给予充分考虑,又防止了低优先级指令队列“饿死”现象的发生。同时对轮转优先级算法进行改进,为分组读/写操作提供了必要条件。网络处理器中,随着访问请求的进行,指令排队、仲裁输出、片外SSRAM访问的时间开销已经不可忽视。本文采用指令预取及预译码,同时接口模块采用缓存结构,实现了多个读/写操作地址等信息的连续流水线式输出,提高了数据存储总线的利用率,访存延时得到有效隐藏。最后论文完成了存储控制器的功能仿真,并在Xilinx Virtex-IV xc4vlx160 FPGA平台上进行了板级测试及综合。结果表明,控制器可以完成多处理器对SSRAM的访问,同时采用存储总线优化的控制器性能提升达60%以上,改善明显。
【图文】：

硬件结构图,网络处理器,硬件结构

多核共享的高效存储控制模块研究与设计程处理器，通常运行微码程序以及采用专，因此它将 RISC（Reduced Instruction Set 的高性能完美的结合在一起，既能够适应活扩展以提供不同的处理能力，是能适应络技术。组成本的硬件结构如图 1.1 所示[5]。芯片内部的处理器内核，称为处理引擎（Processing协处理器（Co-Processor，CoP）和多个硬）。

处理器,存储器,增长速度,性能

处理引擎5StrongARM核16K字节指令缓存8K字节数据缓存SDRAM单元64XDNP处理器图 1.3 西电网络处理器系统架构图 1.3 中 StrongARM 核是标准的 32 位精简指令集计算机（RISC）处理器个处理引擎（Processing Engine，PE）又包含 4 个线程。处理引擎和 StrongAR过内部多个独立的高速总线最终实现 IP 包的快速接收与转发。网络处理器作为一种典型的片上系统，，其总体的处理能力依赖于系统中各元的性能，存储系统作为处理器访问频率很高的部件，是影响网络处理器线发能力的关键部件之一。自上世纪 80 年代以来，处理器性能的年增长速度一过 50%，而存储器的工作速度增长相对则要缓慢的多[7,8]，如图 1.4 所示。这处理器和存储器之间的速度差距越来越大，导致了“存储墙”问题的出现。墙问题成为整个处理器系统的性能瓶颈。
【学位授予单位】：西安电子科技大学
【学位级别】：硕士
【学位授予年份】：2011
【分类号】：TP333

【引证文献】