DSP高性能乘法部件的设计与实现

发布时间：2020-05-04 12:24

【摘要】： 乘法器是DSP高效地处理卷积、滤波和快速傅里叶变换等以乘或乘加操作为主的运算的关键所在。目前,每秒钟能够执行的乘加操作的数目已经成为衡量一款DSP的重要指标之一。正在研制中32位XDSP要达到600MHz的主频以及每秒4800M次的乘加运算,必须拥有一个高性能的乘法部件。本文通过分析XDSP乘法部件的指令和功能要求,设计了三条独立流水线并重点论述了SIMD乘法器和可配置的有限域乘法器的全定制设计与实现。通过对SIMD乘法算法的改进,本文优化并实现了一个可根据指令进行动态配置的双模式乘法器,既避免了简单并行方式大量的硬件消耗,又消除了合并子字并行方式下指令执行周期受制于乘法器结构本身的缺陷。改进的Booth算法和部分积生成与压缩策略使其面积相对于0.18um阵列并行结构减少一半以上,功耗降低了80%。版图后测试表明,本乘法器在以两站流水方式进行一个16×16或两个8×8乘法运算的情况下能稳定工作在600MHz。本文使用固定域值的有限域乘法算法结合域值转换逻辑,设计实现了一个域值和本原多项式同时可调的有限域乘法器。由静态互补CMOS逻辑构成的结构规整的低位优先半伸缩阵列乘法器,在维持较低功耗的同时也具备了良好的性能。本乘法器可以以四站流水的方式稳定工作在800MHz,与现有的单功能有限域乘法器相比,在综合指标上具备了一定的优势。
【图文】：

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图 1.1 TI 公司 DSP 性能发展趋势[3] 的未来用领域的不断扩大、设计和制造技术的创新，DSP 将朝着以下几个方面发高性能。增加并行性和提高频率是提高性能的主要途径。在今后一段时LIW 仍将是高性能 DSP 的主流体系结构。SIMD 是提高 DSP 性能的有效在更多的 DSP 中得到应用。为了提升时钟频率，DSP 将不断采用更先进艺。低功耗。消费类 DSP 系统尤其是便携式手持产品的迅速发展，对于低功的要求。在提高性能的同时降低功耗一直是 DSP 设计者追求的目标。核技术。随着集成电路集成度的提高、多核体系结构的日益成熟和开发益完善，多核 DSP 将会在高性能应用中占有更加重要的地位。件环境逐渐成熟。DSP 的应用开发越来越依赖于开发环境，，世界上各大都非常重视提供高效易用的系统软件和开发环境。SP 与 MCU 的结合。将 DSP 的运算能力和 MCU 的通用结构相结合已成为

乘法部件,总体结构

E2 结果写入寄存器结果写入寄存器继续计算E3 —— —— 继续计算E4 —— —— 结果写入寄存器Slot 1 1 3基于上述分析，乘法部件的结构首先要针对三大类指令在总体上进行划分，以区分别上的差异。同类指令之间的差异由子一级结构解决。图 2.3 给出了这种思想的实现方除去公共的译码和结果选择模块，乘法部件的主体分为 3 大部分——3 条独立的流水线应处理三类指令。同类指令之间的差异（主要是乘法指令）交由该类流水线自行处理。样就减少了总体结构的复杂度。下面 3 个小节就针对这三条流水线的设计进行具体的论述。为了解决不同周期指令同时写结果的冲突，在流水线的最末端添加了结果选择模块根据既定策略对写结果的竞争做出仲裁。
【学位授予单位】：国防科学技术大学
【学位级别】：硕士
【学位授予年份】：2008
【分类号】：TP368.11

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