DSP低功耗设计技术

发布时间：2020-06-03 15:23

【摘要】： 本论文研究和分析了低功耗设计技术的背景、功耗的组成和降低功耗的方法途径。目前主要是通过降低工作电压、降低电容和减小活动性来达到降低功耗的目的。低功耗设计大致分为系统结构级、寄存器传输级、门级、电路级四个层次,按照自顶向下的电路设计方法,在不同设计层次上对功耗进行优化时,改善的程度是不同的,设计层次越高,优化所能达到的效果越好。本论文对各个层次的低功耗设计技术进行了研究和分析,并将系统级总线编码技术作为主要的研究对象。 本论文使用低功耗设计技术来设计了嵌入式16位定点DSP。在完成了嵌入式DSP的系统设计、流水线设计后,主要对处理器架构,包括流水线控制模块(Pipe-Line)、程序地址产生器模块(PAG)、数据地址产生器模块(DAG)、中央算术逻辑单元(CALU)和并行逻辑单元(PLU)的设计。针对其架构特点,对DSP进行系统级总线编解码的低功耗设计,有效降低了处理器的功耗。 本论文对格雷编码技术、T0编码技术、T0-C编码技术和翻转编码技术进行了研究,并实现了这些编码技术的编码电路和解码电路。针对DSP程序地址总线和数据地址总线的特点,对编码技术进行改进。针对程序地址总线,提出了改进型T0编码技术和新型程序总线编码技术来降低动态功耗;针对数据地址总线提出了新型翻转编码技术降低动态功耗。这些编码技术有效降低了总线信号的翻转频率,程序地址产生器的功耗降低了76.4%和73.2%,数据地址产生器的功耗降低了45.88%,从而降低了系统的功耗。
【图文】：

芯片温度上升到一定程度时，电路将无法正常工作。这将直接影响到复杂系统的性能并进而损害整个系统的可靠性。图2.1 单位面积上的集成晶体管的数量与特征尺寸关系微处理器飞速提高的集成密度，时钟频率及计算能力不可避免的导致了功耗的增加。如图 2.1 所示，随着特征尺寸的降低，单位面积上的集成晶体管的数量级线形增加。微处理器功耗的这一发展趋势显示，在过去的这些年里，功耗随着面积频率（area-frequency）呈线性增长。高功耗导致了高的工作温度，高的工作温度使各种轻微物理缺陷所造成的故障显现出来，如桥接故障，高的工作温度使连线电阻变大，使线延时增加，时延故障变得严重起来。同时温度的提高，使漏电流增加，降低工作电压，使门延时增加，同样使时延故障变得严重起来。假定没有足够的降温措施

组成部分；其次是短路功耗，漏电流功耗一般较小，如图电路中漏电流功耗急剧增加，成为 IC 功耗的主要来源之m 以上工艺的电路中可忽略。实际 IC 电路中，，功耗主要路上的各个功能单元，其次是片内存储器阵列，其他部 部分则相对较小。下面是芯片功耗的表达式。212DD SW sc DD SW leakP = i C iV i f i N + Q iV i f i N +I iVDD2-1）中P为芯片总功耗，C为节点电容，VDD为电源电压为单一时钟周期状态改变的节点总数，Qsc为单一时钟周的传输电荷量，Ileak为漏电流。总功耗由三项组成，其中电路逻辑翻转时，内部节点电容的充放电功耗；第二项程中N管逻辑和P管逻辑同时导通引起的电源和地的短路，主要是PN结反偏漏电流和亚阈值范围源漏之间的漏电成分别分析。
【学位授予单位】：西安电子科技大学
【学位级别】：硕士
【学位授予年份】：2007
【分类号】：TP332

【引证文献】

相关硕士学位论文 前2条

1 闫建强;基于DM642和图像分析的林火烟雾检测系统研究[D];杭州电子科技大学;2011年

2 刘义;手持式数字示波器软件低功耗与USB接口设计[D];电子科技大学;2011年

本文编号：2695019