嵌入式SRAM的可测性设计研究

发布时间：2020-06-22 16:05

【摘要】： 随着信息技术的发展，设计越来越复杂，给ASIC芯片的生产带来比较大的挑战，特别是芯片的管脚逐渐增加，降低了芯片的成品率。如何尽早地发现芯片生产过程中造成的缺陷已成为一个棘手的问题，需要一种好的测试方法来解决这个问题以缩短推向市场的时间。嵌入式存储器是SOC系统中集成密度最高的器件，而存储器又是对制造过程中存在的缺陷最敏感的器件之一，各种类型的嵌人式存储器在当前的SOC设计中被广泛应用，占用了SOC系统大部分面积。为确保存储数据的可靠性，针对存储器做迅速而高效的测试是不可或缺的，因此如何对嵌入在SOC系统中的存储器进行完备的测试成为急需解决的课题。 本文的研究即是针对SOC系统中的嵌入式存储器的可测性设计问题进行的，主要包括了以下几方面的工作： 首先讨论了SOC系统尤其是其中的嵌入式存储器的可测性的重要性和主要的测试方法，并对这几种测试方法的优缺点进行比较和总结，进而得出MBIST是当前嵌入式存储器测试最主流最高效的方法的结论。 然后针对SOC系统中常用的SRAM存储器介绍了MBIST的概念，并结合SRAM结构中存在的各种故障模型讨论了现今MBIST中应用最为广泛的March(齐步)算法以及March算法的测试原理。在此基础之上，本文设计了一个基于有限状态机的可编程MBIST电路，此MBIST电路可以根据用户的选择实现多种March算法，为MBIST的移植和复用提供了灵活性。 本文在最后针对传统March算法难以测试SRAM开路故障的问题提出了一种称为PDWTM(预放电写入测试模式)的可测性设计方法，通过增加少数的几个门，使得SRAM存储器在几乎不增加外部附加逻辑的基础上能跟原有的基于March算法的MBIST电路结合，很好的测试出其中的开路故障。文中通过HSPICE对SRAM故障模型的仿真，显示了PDWTM方法在测试灵敏度和测试时间等方面相比于传统方法的优势。
【学位授予单位】：浙江大学
【学位级别】：硕士
【学位授予年份】：2007
【分类号】：TP333
【图文】：

oPeration为4，指小当前的操作是wo，因此是按地址升序进行’‘纂0操作。图14图14显示了MarchC一算法的在完成第一个March元素转向第二个March元素的情况。如图所示，在最高位地址ff上操作完wo(operation=4)，地址随即转换成00，并在00地址上J卜始:o(operation=2)操作和wl(operation=5)操作。当完成了对00地址的:O和wl，地址递增，并在每个地址__仁都交替的顺序执行ro和wl操作，从而执、示了MarehC一的第二个Mareh元素t(ro，wl)。图15

完好存储单元执行延迟测试的仿真波形

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本文编号：2725904