32位浮点DSP处理器ALU研究及其IP核设计

发布时间：2020-07-14 15:08

【摘要】： 浮点运算是高性能计算研究中的一个重要领域。为了满足应用程序的需求,某些微处理器及高档显卡中,设计实现了超高精度浮点运算部件。 本文结合中国电子科技集团第五十八研究所预研项目中的FALU(浮点算术逻辑运算部件)的设计工作,从延迟、面积、结构复杂性等方面系统地研究了浮点算术逻辑运算的各个过程。由于浮点算术逻辑运算单元所实现的操作比较多,其核心为浮点加法器,需要在此基础上充分利用浮点加法的各个功能模块,完成其他功能,并达到时序要求,因此设计上较复杂。本文在研究了定点加法算法,浮点加法算法的基础上,分析比较各种不同实现方法,选择了基于LOP算法的浮点加法器,并在此基础上,延伸了该浮点加法器的功能,设计了一个可以完成22种算术逻辑运算的40位浮点算术逻辑运算单元,所有的算术逻辑运算均在一个时钟周期内完成。定点加法和前导0/1判断并行运算,缩短了关键路径;使其达到设计要求。验证部分采用基于特征向量和大量随机向量结合的验证方法保证了设计的正确性;包含本FALU的DSP IP已通过软件、硬件验证。 本文设计的浮点算术逻辑单元,采用SMIC 0.18um工艺进行综合,计算机的模拟结果显示该FALU具有高速、低复杂度的良好性能。在1.8V工作电压,Typical情况下的延时为6.7ns。
【学位授予单位】：江南大学
【学位级别】：硕士
【学位授予年份】：2008
【分类号】：TP332
【图文】：

图 3-1 半加器逻辑图Fig. Half adder logic diagram器，增加了一个进位输入信号 Ci器。其真值表如表 3-1。表 3-1 一位全加器真值表Tab.1-1 One bit full adder truth tablea b s 0 0 0 0 1 1 1 0 1 1 1 0 0 0 1 0 1 0

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本文编号：2755126