基于PowerPC的FPU设计

发布时间：2020-07-14 16:36

【摘要】： 航空航天、数字信号处理、实时语音图像和高精度计算等应用领域对浮点数处理的要求越来越高,浮点单元(FPU, Floating-Point Unit)已经成为当代微处理器中一个至关重要的组成部分。由于集成电路技术的发展,芯片的集成度越来越高,如何实现FPU的功能、提高FPU的性能已成为一个重要的研究课题。基于PowerPC的FPU课题来源于哈尔滨工业大学(威海)微电子中心的合作项目,是中央处理器的协处理单元,在不占用中央处理单元资源的基础上负责基本算术指令、比较指令等六类35条浮点指令的处理,其性能的优劣直接影响到处理器的性能。论文在对IEEE-754浮点数标准研究和各种算法比较选择基础上,根据PowerPC的体系结构和指令系统,选择相应的算法,提出实现FPU的设计方案:将整个设计分为译码、数据通路、控制通路和异常检测四个部分。采用自顶向下的数字集成电路设计方法,对各部分进行寄存器传输级的描述,通过对各指令控制通路和数据通路进行合并和优化。算法的分析和比较:加减法是设计的基础,乘、除、开方运算是设计的重点。通过对算法的分析,从实现的速度、功耗、面积和实现的复杂程度等方面比较选择相应的实现算法。乘、除、开方指令的硬件实现:根据实现乘除法计算流程,采用改进的Booth2算法实现乘法单元,采用SRT-4算法进行除法和开方的硬件实现。硬件合并:为减少FPU实现的规模采取硬件合并,将六类35条指令进行功能单元合并。硬件分为数据通路和控制通路。数据通路包括指数通路和尾数通路,是操作数的通道,指令运算的场所;控制通路是FPU设计的核心,控制指令的运算;异常检测模块检测指令执行过程中各种异常情况。通过搭建验证平台,采用大量激励对FPU功能进行验证,其功能完全能够实现;为了检测时序要求,采用中芯国际SMIC的0.18μm CMOS工艺对其进行了综合,在面积不到0.3mm2的情况下速度可以达到266MHz以上;将sdf文件反标到门级网表中,对FPU设计进行时序仿真,仿真结果表明此FPU设计的性能完全符合设计要求。基于PowerPC的FPU是当代微处理器一个重要的组成部分,本设计的研究为生产具有自主产权的高性能嵌入式微处理器积累了经验。
【学位授予单位】：哈尔滨工业大学
【学位级别】：硕士
【学位授予年份】：2008
【分类号】：TP332
【图文】：

压缩器,电路结构,乘法器,进位传递加法器

Carry Sum图2-5 CSA 电路结构ig. 2-5 Circuit Architecture of CSASA 部件以 3:2 的压缩比对部为止。再通过进位传递加法器的结果。此后 Dadda 提出了入和 k 个输出，其中 j≤ 2k上是 5:3 计数器)具有较好的平法单元构成的乘法器在总体性为了目前乘法器中较多采用的

单元结构,乘法

哈尔滨工业大学工学硕士学位论文- 12 -图2-7 乘法单元结构Fig. 2-7 Architecture of Multiply Unit2.2.2 除法算法除法算法包括数字迭代法和函数迭代法两种类型。在函数迭代法中实现的最多的是 Newton-Raphson 和 GoldSchmidt 算法。在数字迭代法中根据试商过程中是否恢复余数分为恢复余数法和不恢复余数法，其详细分类如图2-8所示。图2-8 除法算法分类Fig. 2-8 Category of DivsionSRT 算法是不恢复余数中的一种，在近现代处理器的浮点除法与开方运算单元中被广泛采用。本章详细讨论 SRT 算法的关键特性，主要是商的冗余表示以及商数字选择函数的原理。2.2.2.1 不恢复余数除法原理在普通的非冗余基 r 数字系统中，一个数位可以在数字集{0,1,…,r 1}中取值，并且所有的数字都是以唯一的方式表示；而如果数字集中元素的个数多于 r，那么任意数字都可以用多种有符号格式表示，并且名为冗余(Redundant)。Avizienis 引入了一种特殊的冗余数字集

选择函数,重叠区域,重叠区间

minmax = ρ +=ρ+(2-28)如图2-9所示：图2-9 商选择函数的 PD 图表示Fig. 2-9 PD Diagram of Quotient Seletion显然，相邻的两个选择区间存在着重叠区域，重叠区域的大小由冗余因子ρ与除数 x 决定。在重叠区域[Ll, Ul-1)内，qk+1=l 或者 qk+1=l－1 都是正确的取值。所以，在迭代中无需知道每次 rR[ k]的准确值，无需进行全精度模式下的 (l ρ )x≤rR[k]与 (l ρ )x>rR[k]的比较操作。且重叠区间越大，比较操作中所需精度越小。所以，重叠区间的存在简化了商数字选择函数的复杂性，从而提高了其运算效率。有限精度模式下的商选择函数

【相似文献】