用于PCI接口芯片的异步FIFO设计

发布时间：2020-08-08 02:20

【摘要】： PCI是一种将周边设备与处理器高速结合起来的总线结构,本设计是作为PCI接口芯片的一部分,目的是实现用于PCI接口芯片的高速异步FIFO。异步FIFO是PCI接口芯片的重要组成部分,是在不同时钟域之间传递数据的常用方法。避免亚稳态的出现和满/空标志信号的产生是异步FIFO设计的两个难题。针对这些问题,本设计使用同步器和格雷码编码指针的方式避免了亚稳态出现;设计了两种不同的方案,来生成满/空标志信号。第一种设计方案通过增加一个附加的指针位数来实现满/空判断。当读写指针超过原指针的最大值时,增加的这一位立刻翻转,通过比较增加位,就能够区别究竟是读指针追上了写指针,还是写指针追上了读指针。第二种设计方案利用了格雷码的特性进行满/空判断。格雷码的最高两位分成了连续的4个相限,当写指针比读指针落后一个相限时,意味着写指针即将从后面追上读指针,FIFO处于“将满”状态。当读指针比写指针落后一个相限时,意味着读指针即将追上写指针,FIFO处于“将空”状态。本设计使用ASIC流程,利用Verilog语言完成了两种方案的RTL级设计;通过RTL级仿真验证了两种方案的逻辑功能;利用逻辑综合工具实现了两种方案的门级电路;利用静态时序分析工具验证了两种方案的时序正确性。通过RTL级仿真、逻辑综合和静态时序分析的结果,从电路结构、频率、面积和功耗上分析了两种方案的优劣。由于第二种设计方案在电路结构,频率和面积上的优势,选用了第二种设计方案进行数字后端设计。利用自动布局布线工具完成芯片的顶层规划、插入时钟树、布局和布线,最终完成用于PCI接口芯片的异步FIFO设计。
【学位授予单位】：沈阳工业大学
【学位级别】：硕士
【学位授予年份】：2008
【分类号】：TP334.7
【图文】：

框图,总线接口,PCI接口芯片,框图

图1.1PC工总线接口芯片内部框图F19.1.1InternalBlockDiagramofPCIInterfaceController本设计是作为PCI接口芯片的一部分，目的是实现用于PCI接口芯片的高速异步

流程图,数字电路,流程

第二章本次设计的流程本设计使用ASIC流程，如图2.1所示。2.1设计定义在制定PCI接口电路的设计定义时要注意以下问题: 1)PCI具有顺从性的特点。几乎所有包含在高性能数据和控制路径中的逻辑都需要1个PCI系统时间的拷贝，这与PCI苛刻的负载要求相矛盾。另外，在完成某些功能如32位突发传送时，往往需要很多时钟负载，而时钟上升沿到输出有效的时间必须小于11ns，这进一步加重时钟扇出问题。 2)PCI规范对传输数据的7ns建立时间要求苛刻，有时在设计中要用模拟延迟来解决上述问题。3)任何完善的PCI接口器件都必须提供PCI配置空间，这就需要在芯片内部实现配置寄存器，一般用片内RAM或结合片外高速静态RAM来实现。实现PCI规定功能需要完成逻辑校验、地址译码、实现配置所需的各类寄存器等PCI的基本要求

异步时钟,亚稳态

3.1亚稳态在两个异步时钟域之间传递信号时，不可避免地会出现建立时间和保持时间的违例问题，寄存器可能会锁存错误的数据，引起功能错误。如图3.1所示，aclk时钟域的数据adata要传给belk时钟域，adata和abdata是满足aclk的建立和保持时间，但是aclk和bclk是两个异步时钟，abdata一定会在某些时刻不满足belk的建立和保持时间，即当aclk和belk两个时钟上升沿靠得很近的时，触发器B的输出bdata就会出现一个亚稳态[5]，这种状态的电平既不是高电平也不是低电平。··)AAAAA)BBBbd预翻亚德么出瑛图3.1异步时钟引起的亚稳态及危害 Fig.3.1MetastabilityforAsynehronyandjeoPardize如果亚稳态产生后不作处理

【引证文献】