异步FIFO的设计与实现

发布时间：2020-08-25 19:15

【摘要】： 异步FIFO作为一种先进先出通用存储器器件,它的应用非常广泛。它不仅可应用于现代国防的不同领域,还可应用于如多机系统、数据采集和图象处理等其它领域中,其应用前景十分广阔。 FIFO存储器在结构上可划分为存储阵列和外围电路两大部分。主要的外围电路包括计数器和标志位产生电路。为提高计数器速度,本文提出一种快速混合式进位方式的计数器。对于标志位的产生提出了新的异步比较产生空、满标志位,然后再利用锁存器实现标志位与时钟的同步;对芯片速度和面积的折中采用8T管的存储单元;字线分割和位线分割技术提供了小容量FIFO高度低功耗的解决方案,对于大容量的FIFO提出了层次化分块的设计方案,有效的提高速度降低功耗;字线的“错序译码”结构和位线的“间隔译码”结构,这种结构既减小了被操作单元间的串扰,又提高了存储器的读写速度和可靠性;动态的预充电电路大大降低了FIFO的静态功耗;两级差分灵敏放大电路的设计具有抗干扰能力强、压摆率大、偏置电路简单、高速和低功耗等优点。
【学位授予单位】：西安电子科技大学
【学位级别】：硕士
【学位授予年份】：2007
【分类号】：TP333
【图文】：

原理图,先进先出FIFO,存储器,原理图

转发能力有有有有有可扩展性可扩展可扩展可扩展可扩展可扩展状态标志数 3 3 3 3 5异步同时读写支持支持支持支持支持兼容性与 TTL 兼容与 MIL-STD-883 标准兼容封装要求 CLCC32 CDLP282.2 FIFO 的结构先进先出存储器是一个具有数据输入口和输出口的双端器件，整个电路可以划分为存储阵列与外围电路两部分。其中外围电路由、读写控制逻辑、扩展逻辑、标志逻辑、译码器及数据输入/输出缓冲单元组成。总体结构如图 2.1 所示：

引脚,端口

图 2.2 FIFO 的引脚端口以下是对各引脚的说明：（1）复位端（RS ）在上电以后写操作之前需要进行复位，此时读写输入端进行初始化的信号必须处于高电位。当复位标志处于低电平状态时，就产生了复位。在复位期间内部的读写指针都指向存储单元的第一个字地址。标志EF 置低电位表示的空状态，并且半满标志HF 和满标志FF 置高电位。当一个复位周期运行后对 FIFO 执行读操作，输出端都将会置高阻态。（2）写控制端口（W ）通过FF 置高电平可表明 FIFO 中至少还有一个有效的空位置。W 的下降沿触发一个写循环。在W 上升沿之后的数据保持时间（HDT ）和W 上升沿之前的数据建立时间（SDT ）这两段时间内，数据从（0D ~8D ）端顺序写入 FIFO。针对一空 FIFO，W 第一次由低到高的跳变到EF 由低到高的跳变这之间的这段时间为tWEF 。FIFO 半满后紧接着的W 信号的下降沿之后的tWHF 段时间后 HF 电平置低电平。因此，只要 FIFO 的未写空间即使加一也不到容量一半时，HF 一直

时序图,半满,时序

异步 FIFO 的设计与实现中，在W 下降沿后的tWEF 时间后 FF 置低电平。内部逻辑将会阻止 FIFO 写溢出。对一个已经写满的 FIFO，写操作被阻止，写指针不再增加。当从一已经写满的 FIFO进行一次读出后的tREF 时间后 FF 置高电平。如果 FIFO 没有满，就可以向其中写入数据，并且写周期是从写信号的下降沿开始的。数据按顺序存储在 RAM 阵列中，而且不受任何读操作的影响。当 FIFO半满以后，则在下一个写操作的下降沿到来时，半满标志就会被置于低电位，并且它将会继续保持下去，直到读写指针之间的差值不到 FIFO 的整个容量的一半为止。半满标志是由读信号的上升沿而被置为高电位的，见图 2.3。为了防止出现数据上溢的现象，当 FIFO 满时，满状态标志会变为低电平，以此来阻止进一步的写操作。当出现有效的读操作之后，满状态标志就会转换为高电位，这样又可以向FIFO 中写入数据了，当 FIFO 满时内部的写指针就不受写信号控制，因此，在 FIFO满时写控制端的外部变化不会影响到 FIFO。

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