基于CPF的65纳米高性能处理器平台的低功耗物理设计

发布时间：2020-08-26 02:58

【摘要】： 随着半导体工艺技术向深亚微米发展,毫无疑问功耗问题将必然成为当今集成电路设计中最关键的挑战之一,因此解决功耗管理技术和低功耗设计技术的问题迫在眉睫。 本文从专用集成电路设计原理、流程入手,以飞思卡尔半导体公司的基于ARM Cortex A8为核心的Tiger高性能处理器平台作为研究对象,在分析原有设计方案的功耗统计的基础上,对原有方案进行改造,研究并提出了新的低功耗设计方案以及配套的控制模块,并利用新公布的工业标准通用功耗格式(Common Power Format, CPF)来描述Tiger平台的低功耗设计意图,研究了该平台的考虑功耗的验证平台的建立以及在65纳米工艺下通过逻辑综合,芯片规划,布局布线,静态时序分析以及电源网络电压降和功耗分析等方法实现该平台的低功耗设计。 同时为了缩短设计周期、提高产品的可靠性引入了Cadence公司的物理设计平台,使用SoC Encounter,Conformal和VoltageStorm等深亚微米电子设计自动化工具来进行Tiger处理器平台的设计实现与分析。 最后从芯片流片后的测试结果看,Tiger处理器平台很好地达到了高性能、低功耗、面积小的设计要求,可以应用于最新的多媒体产品之中。因此该设计方法和设计流程获得了有效的验证,可以应用在其它芯片设计中,为其它芯片的低功耗设计提供参考。
【学位授予单位】：上海交通大学
【学位级别】：硕士
【学位授予年份】：2009
【分类号】：TP332
【图文】：

这部分的比重会越来越大，在上一章的图 1 中，非常形象的描绘了漏电流增加流 I leakage 主要分为四部分，如图 3 所示，I1 是 CMOS 晶体管中源衬底之间的反向偏置电流，I2 是 CMOS 晶体管中源和漏极之间的载流子扩散形成的亚阈值电流极注入源漏极的漏电流，I4 是由于门极氧化物泄漏导致的漏电流。无论器件是否，只要有电源供电，器件的漏电流将一直保持存在。

而言异步逻辑消耗较少的功耗。一般的门控时钟技术，现在的综合工具都提供了支持，它们可以在一个模块内靠近时钟页点位置自动插入门控时钟单元，假设整个模块处于工作模式，也可以有效降低内部部分闲置寄存器可以关闭时钟减少功耗。图 4 告诉当 test 和 enable 都为 0 的时候，ck_out 的输出也为这样后面接的触发器不会翻转，省下了这些触发器翻转消耗的动态功耗。

图 5 层次化门控时钟示意图CG 就代表了门口时钟单元(Clock Gating Cell)，而这些门口时钟单使能 Clock_En1 或者 Clock_En2 来控制不同时钟域(Clock Doma口由模块的使能信号 Module_En1 至 Module_En10 来控制十个模需要在 RTL 代码中体现出来。

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本文编号：2804579