SDTA高性能存储子系统的研究与实现

发布时间：2020-09-03 13:40

　　 随着集成电路制造工艺的进步,微处理器的处理能力与存储系统之间的差距越来越大,存储系统已经成为影响微处理器整体性能的瓶颈。同时,新的应用正由计算密集型转向数据密集型。数据密集型应用呈现出数据密集度高、数据访问的空间局部性较好而时间局部性较差、对存储系统带宽要求较高等新的负载特征,以往的存储系统已不能很好的适应数据密集型应用的需要。 本文设计并实现了面向数据密集型应用的同步数据触发体系结构(Synchronous DataTriggered Architecture,SDTA)中的高性能存储子系统,所做的主要工作包括以下几点: 1.设计了层次化的存储系统体系结构,包括处理单元内部的存储流控制器和系统总线上的外部存储器控制器。存储流控制器由DMA传输引擎、存储管理单元、指令Cache和局部存储器等主要功能部件组成。 2.基于SDTA结构的特点,从降低设计复杂度和编程复杂度的角度出发,结合数据密集型应用的负载特征,设计了SDTA处理器中的Cache一致性模型。 3.设计并实现了多种存储性能优化技术。包括DMA传输引擎中的优先级仲裁机制、精确中断机制、虚拟队列机制以及存储管理单元中的多种加速地址转换过程的性能优化技术。 4.完成了SDTA高性能存储子系统的实现、验证和性能测试。 通过以上工作,本文设计并实现的SDTA高性能存储子系统在SDTA多核处理器中为高性能计算内核提供了完善的数据通路和指令通路,性能测试的结果表明,该存储子系统能够满足数据密集型应用程序执行对存储带宽的要求。
【学位单位】：国防科学技术大学
【学位级别】：硕士
【学位年份】：2008
【中图分类】：TP333
【部分图文】：

务间的交叉重叠提高传输带宽。这样设计的好处在于减少了紧张的传输线延迟，适应未来更高工艺的要求，有利于提高整个传输网络的工作频率。HSN实现了4通道并行的工作机制，相邻通道之间采取逆向传输。如图2.13所示，在第16页

否则不做任何动作。在TLB进行其他操作的时候，要根据需要进行新、作废等操作以维护RAI和TLB的一致性。RAT可以禁用，由控制寄存器ER位决定。RAI，使能情况下接收到地址转换请求后进行比较，若命中则给出命信号及相应的物理地址，同时给出命中的表项索引，以便LRU进行相应的调整‘新;TLB命中而RAI，没有命中时需要将对应的地址内容填入R八T，若RAT中有无效表项，则填充到对应的位置，否则随机选取一个位置填充;当RAT和TL均不命中后由几blewalk取到相应的页表项后对RAT进行更新。4.2地址转换功能在支持虚拟存储器的微处理器中，有两种地址空间。一种是虚拟地址空间，它是程用来编写程序的地址空间。第二种是物理地址空间，它是主存的实际地址空间。地址映射把虚拟地址空间映射到物理地址空间，即把用虚拟地址编写的程序放入主中，并建立虚拟地址与物理地址之间的对应关系。地址变换则是在实际运行时，把虚拟变换成物理地址。

图4.1DMA带宽与传输大小的关系密度情况下DMA带宽测试单元之间的频繁访问会造成通信线路与访存通路阻塞。为了模本文通过向不同PE的MFC发送不同密度的DMA请求，测试果，测试结果如图4.2所示。8529一一止菇鸯考幸考奢弓弓、、呀飞多于了一少扮才一一江江享沂打叮叮一一...一.卜均衡负载，未使用王于均衡负载，使用虚~月卜非均衡负载，未使一日一非均衡负载，使用10203040506070DMATransmissionSPeed(cyeles)

【共引文献】

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本文编号：2811515