静态随机存储器位单元与测试结构设计优化

发布时间：2020-09-27 12:09

　　在摩尔定律的持续推动下,集成电路制造工艺的触角已经延伸至深亚微米领域,而作为逻辑工艺开发的重要辅助工具,嵌入式静态随机存储器(SRAM)以其极高的工艺缺陷覆盖率、可精确定位以及与标准的CMOS工艺完全兼容的优点,从而得以轻松实现快速失效分析和工艺改进,促进良率提升。本研究课题正是基于这一背景,以六管型嵌入式静态随机存储器的位单元为研究对象,通过结合在实际工作中参与的90nm逻辑工艺开发项目,探讨并成功地实现对SRAM位单元与其测试结构的设计优化。在设计SRAM位单元时,我们首要考虑了三个要素:面积、功耗、静态噪声容限。位单元的最小面积代表了制造工艺的水平和工艺容限,而对于高存储器容量的片上系统(SoC)则意味着制造成本的高低。静态功耗则与单元面积相辅相成,面积的急剧缩减必然会带来静态功耗的增加,两者须进行折衷考虑。此外,静态噪声容限的大小标志着静态随机存储器的稳定度。在对比研究0.13um CMOS工艺中所使用的共用字线式SRAM位单元版图架构后,我们新设计了一种分离字线式的SRAM位单元用于90nm逻辑工艺的开发。在此基础上,我们利用部分比标准CMOS工艺更趋苛刻的设计规则设计出一系列的尽可能小尺寸的SRAM位单元,并且通过专业的仿真工具,对构成位单元的晶体管的尺寸组合进行优化,模拟其静态噪声容限值。此外,我们运用了基于模型的光学临近修正(OPC)手段,成功地模拟出位单元中发生的各种变形,并精准地修正了这些变形,这种预见性的修正帮助我们缩短了开发周期,减少了开发成本,并提高了成功率。最终我们开发出用于流片的四组尺寸的位单元,其中最小的一个单元的面积仅为0.99um~2,最大的一个单元的面积也仅为1.27um~2。这样的面积符合了研究的第一个主要目标需求,在业界极富竞争力。为了验证我们设计的位单元的鲁棒性,我们有针对性地分析了静态随机存储器的失效模式,设计出一整套覆盖前道和后道工艺的测试结构,从结漏电、隔离、接触电阻、栅桥接和连贯性等全方位地考察了工艺能力和器件本身的特性。最终的测试数据显示,对于面积仅为1um~2上下的不同组合的位单元,一些主要的电性参数如漏电流均维持在10pA/bit左右,最低的仅为6.11pA/bit,这也达成了我们的第二个研究目标即低功耗的需求。另外,静态噪声容限可达210~280mV不等,基本满足对于位单元稳定性的研究目标需求。而其他电性参数的值也均比较接近主要客户的需求。所有这些研究和设计成果对于实现90nm先进逻辑工艺的量产打下了夯实的基础。
【学位单位】：上海交通大学
【学位级别】：硕士
【学位年份】：2007
【中图分类】：TP333
【部分图文】：

技术特征,演变趋势,尺寸

1图 1 技术特征尺寸演变趋势导体行业的龙头老大，Intel 不久前还才发布了 65nm 工艺逻辑工艺又已经开始成为现实，预计将在 2007 年下半年Intel 宣称已经在 45nm 逻辑工艺之路上达到了一个重要的能的 152Mb SRAM 芯片的开发。该芯片拥有 10 亿个晶平方微米的六晶体管 SRAM 单元，整个芯片的面积只有减小了将近一半，同时也意味着晶体管密度提高 1 倍、晶体管开关速度提高 20％、电流泄漏降为五分之一[1]。除harter、TI、台积电等国际大厂也纷纷举起联合研发大旗辑工艺也是指日可待，如台积电于 2007 年 4 月表示，预工艺验证并为客户生产产品，该工艺结合最先进的 193先进材料如应变硅晶及超低介电系数连接材料等[2

电路图,位单元,电路

图 2 六管式 SRAM 位单元电路图 3 Intel 基于 65nm 工艺的六管式 SRAM 位单元而在优化位单元设计时，须全面考虑面积、功耗、驱动电流、静态噪声容限及工艺容限等因素，最终，在对这些因素作以合理平衡的基础上，推导出位单元面积及单元间特征尺寸[5]。在大多数需要嵌入高容量静态随机存储器的产品应用中，经过面积缩减并经艺验证过的静态随机存储器位单元是一个关键的竞争优势。为了达到业界极具竞力的位单元面积，其特征尺寸必须在基于标准的逻辑工艺设计规则的基础上再作定的比例缩放，这意味着静态随机存储器位单元的设计规则将更趋苛刻。为了达这样的目标，不仅需要有一套鲁棒性较强的版图设计及仿真方法，而且需要有一具有竞争力的光刻校正策略作为支持。反过来，面积又是一柄双刃剑，面积的过减小将导致工艺整合方面出现一些问题并造成良率的损失。同时，面积的过度缩还将导致不可接受的漏电流问题，在功耗要求日趋苛刻的今天，这是一个与尺寸等重要的问题。运用综合分析并修正的方法对于达成面积缩放的位单元设计将会有成效。

位单元,静态随机存储器

【引证文献】