数据Cache存储体的设计与验证

发布时间：2020-10-25 19:06

　　 Cache是高性能微处理器必不可少的重要功能部件,其容量和速度已成为衡量微处理器性能的重要指标。Cache技术是改善计算机系统性能的一个重要手段。 本文深入研究了Cache系统的关键技术,结合X微处理器的系统设计要求,设计并实现了一个容量为16KB的片内数据Cache存储体,它采用四路组相联的映射方式,每路128组,实现简单、高效可靠。 本文研究的内容主要包括: 1、研究了cache的体系结构设计。提出了一种全新的伪LRU算法。它用三个LRU位来记录一组中4个Cacheline替换转变,不仅实现简单,而且执行效率高。在读写通路上设计了写入Buffer单元,当连续命中相近的地址时,直接从Buffer读出数据,而不再去访问Cache存储体,提高了Cache操作速度。设计了虚实结合的查找算法,使得Cache和TLB的读出并行执行,提高了效率。 2、设计并实现了数据Cache存储体部件,主要包括译码电路、校验电路、存储单元和读写放大电路等,同时设计实现了伪LRU替换算法、一致性(MESI)协议。 3、建立验证平台,在实模式、保护模式和V86模式下对伪LRU替换策略、一致性协议、读写功能、多处理器查询监听以及指令验证进行了系统级逻辑模拟和电路模拟(ULTRASIM模拟)。 模拟结果表明,数据Cache存储体模块的设计功能正确,性能可靠性。X微处理器流片后测试结果显示数据Cache存储体模块完全符合设计要求。
【学位单位】：国防科学技术大学
【学位级别】：硕士
【学位年份】：2006
【中图分类】：TP332
【部分图文】：

图3.3eaehe结构框图P而ty:Tag地址奇偶校验位。Valld:有效状态位(包含MESI状态位、写修改位)Tag:表示该Cache的Tag区域，为标识地址。

图3.4Cache整体结构工作原理图对于Cache数据修改后主存处理问题，本文的设计采用可配置的写回/写略。由X微处理器的WBWT#引脚控制。3.4数据Cache存储体电路模块的设计

............图3.IOLRU位基本单元电路图校验电路的设计Cache中，也包括在整个CPU芯片中，为了保证数据传门设计很多奇偶校验电路。在处理器中，为了提高速度，的校验是并行进行的。功能部件一旦取得需要的数据就也开始工作，当校验逻辑工作完成时(功能部件执行到正确，则程序正常进行，否则功能部件放弃刚刚执行的始工作。因此，校验电路设计的好坏直接影响着CPU的ache存储设计中，当数据从Bank体读出的时候，同时送二者同步进行，保证了数据的可靠性和高速性。第第一级级第二二级级，，，，，lll...
【引证文献】

相关硕士学位论文 前2条

1 胡涛;面向存储器完整性验证的Cache设计[D];华中科技大学;2011年

2 王超宇;缓存替换策略研究[D];哈尔滨工程大学;2012年

本文编号：2855837