一款高性能3D SRAM的设计与实现

发布时间：2020-10-28 00:26

　　 3D SRAM(三维集成静态随机存储器)技术是突破传统SRAM性能、功耗与面积等瓶颈的有效途径。该技术通过使用TSV(through silicon via,硅通孔)缩短芯片关键路径中的长互连实现芯片性能的提升;将存储阵列划分并堆叠以减小全局互连的长度实现存储阵列功耗的降低;通过管芯(Die)堆叠的方式缩小芯片面积。本文以设计一款128Kb的高性能3D SRAM为目的,分析了不同的3D SRAM划分策略,确立了基于子阵列划分策略的结构布局与设计规范,并完成了该结构的功能验证和性能评估。本文的创新与主要工作包括:1.为了权衡3D SRAM中TSV开销与关键路径缩短的关系,采用线性规划的方法,量化3D SRAM中TSV取代关键路径的长互连后等效负载的减小值。从而能给3D SRAM设计者提供一个合适的TSV使用策略。在此基础上,通过权衡三种不同划分策略的所带来的延时收益,确定了3D SRAM中的最优划分策略。2.为了对子阵列划分粒度的延时优势进行普遍性分析,本文在子阵列划分粒度下对存储阵列关键路径进行了建模,通过将该模型与传统结构的延迟模型进行对比,分析得出子阵列划分粒度的延时能降低40%以上。3.为了更好的发挥3D SRAM结构优势,本文提出了一种优化的3D SRAM结构布局;以TSV取代长互连线为出发点,权衡了不同划分策略所带来的性能收益,从而确定了3D SRAM中的划分策略。本文针对128Kb的容量确立了较为合理的设计规范:将整个存储块分成16个子存储阵列,子阵列的大小为512x16bit。4.实现了结构中的主要电路模块,完成了译码模块的延时分析和功能验证;并针对存储阵列共用TSV所面临的大驱动问题进行优化,将延时影响降低至14~30ps。5.对3D SRAM的结构进行了系统级功能验证,并基于40nm工艺对3D SRAM与传统SRAM进行模拟,分析表明本设计在动态功耗、关键路径延迟等方面有明显优势,其中动态功耗方面降低了22.2%,关键路径的访问延时减少了19.6%。
【学位单位】：国防科学技术大学
【学位级别】：硕士
【学位年份】：2015
【中图分类】：TP333
【文章目录】：
摘要
ABSTRACT
第一章 绪论
    1.1 课题研究背景
        1.1.1 传统存储芯片的瓶颈
        1.1.2 3D SRAM简介
    1.2 国内外研究现状
    1.3 本文主要工作和创新点
        1.3.1 论文主要工作
        1.3.2 论文创新点
    1.4 论文组织结构
第二章 3D SRAM划分策略的权衡
    2.1 3D SRAM的划分策略分析
        2.1.1 SRAM存储阵列中的长互连
        2.1.2 3D SRAM中TSV与长互连的权衡
        2.1.3 最优划分策略的确立
    2.2 存储阵列中的关键路径
        2.2.1 Horowitz近似公式
        2.2.2 存储阵列关键路径的公式建模
    2.3 子阵列划分粒度的延时模型
        2.3.1 子阵列划分粒度的关键路径公式建模
        2.3.2 子阵列划分粒度的延时优势
    2.4 本章小结
第三章 3D SRAM整体结构的设计
    3.1 3D SARM结构的布局
        3.1.1 子阵列划分粒度下的 3D SRAM结构
        3.1.2 3D SRAM结构的优化布局
    3.2 3D SARM结构的分析
        3.2.1 从设计需求到结构的确立过程
        3.2.2 3D SRAM的结构原理
    3.3 3D SRAM的设计规范
    3.4 本章小结
第四章 3D SRAM的电路实现
    4.1 3D SRAM的整体电路
    4.2 译码电路设计
        4.2.1 译码电路的原理
        4.2.2 译码模块的延时
        4.2.3 译码模块的验证
    4.3 存储阵列设计
    4.4 字线驱动电路设计
    4.5 3D SRAM的版图设计
    4.6 本章小结
第五章 3D SRAM的验证与评估
    5.1 3D SRAM的功能验证
    5.2 3D SRAM的特性评估
        5.2.1 3D SRAM的面积评估
        5.2.2 3D SRAM的延时评估
        5.2.3 3D SRAM的功耗评估
    5.3 本章小结
第六章 总结与展望
    6.1 本文总结
    6.2 未来展望
致谢
参考文献
作者在学期间取得的学术成果

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本文编号：2859298